基于fpga的乘法器和除法器.docxVIP

任务书： 十六位硬件乘法器电路 八位硬件除法器电路 摘要： 设计一个 16 位硬件乘法器电路。要求 2 位十进制乘法，能用 LED 数码管同时显示乘数, 被乘数和积的值.本设计利用 Quartus II 软件为设计平台,通过移位相加的乘法原理：即从被 乘数的最低位开始，若为 1，则乘数左移后与上一次的和相加；若为 0，左移后以全零相加， 直至被乘数的最高位。经软件仿真和硬件测试验证后,以达到实验要求。 设计一个 8 位硬件除法器电路。要求 2 位十进制除法，能用 LED 数码管显示结果、除数 和被除数的值。根据被除数（余数）和除数的大小来上商，被除数低位补零，再减去右移后 的除数也可以改为左移余数，减去除数，这样可以确保参与运算的寄存器具有相同位数。商 写到寄存器的低位，然后再左移一位。经软件仿真和硬件验证后，以达到实验要求。 目录 2.任务书………………………………………………………………………………………………2 3.摘要…………………………………………………………………………………………………2 4.目录…………………………………………………………………………………………………3 5.正文…………………………………………………………………………………………………4 5.1.1 乘法器系统设计……………………………………………………………………………4 5.1.1.1 设计要求…………………………………………………………………………4 5.1.2.2 系统设计方案……………………………………………………………………4 5.1.2 单元电路设计………………………………………………………………………………4 十进制计算模块…………………………………………………………………5 BCD 码转二进制模块……………………………………………………………5 8 位右移寄存器模块……………………………………………………………6 8 位加法器模块…………………………………………………………………7 1 位乘法器 multi_1 模块…………………………………………………………7 16 位移位寄存器 reg_16 模块…………………………………………………8 16 位二进制转 BCD 码 B_BCD 模块………………………………………………9 8 位乘法器 multi_8x8 顶层设计…………………………………………………10 5.1.3 乘法器的系统测试…………………………………………………………………………14 仿真分析………………………………………………………………………………14 硬件验证………………………………………………………………………………15 5.2.1 除法器系统设计……………………………………………… 5.2.2 单元电路设计……………………………………………… 5.2.3 除法器的系统设计……………………………………………… 仿真分析……………………………………………… 硬件验证……………………………………………… 6. 结论……………………………………………………………………………………………15 7. 参考文献………………………………………………………………………………………15 8. 分工……………………………………………………………………………………………15 2 5.正文 题目要求设计基于 fpga 的乘法器和除法器。本小组想出的方案是利用位移相加和相减来制作乘法器 和除法器。运用的模块主要包括： 输入模块：运用计数器设编码器将 bcd 码编译为二进制码； 运算模块：包括运算器和寄存器； 输出模块：将运算器运算的结果的二进制数译码位 bcd 码在数码管上显示出来。 其余方法：可以将输入的二进制数转为十进制再进行运算，此方法适用于人工初学者计算不适于利用芯片 计算，故不考虑。 方案先进性：简单易懂，将乘法器和除法器分开制作便于分工。但缺点也显而易见，乘法器和除法器按照 不同人的思维进行设计，不易于整合，变为两个独立的模块。 方案可行性：易于设计，但使用不便，需要重新烧入程序实现乘除法切换。 5.1 乘法器系统设计 1.1 设计要求 题目要求设计一个 16 位硬件乘法器电路.要求 2 位十进制乘法;能用 LED 数码管同时显示乘数,被乘 数和积的信息.设置一个乘法使能端,控制乘法器的计算和输出. 1.2 系统设计方案 此设计问题可分为乘数和被乘数输入控制模块,乘法模块和输出乘积显示模块基本分. 乘数和被乘数的输入模块使输入的十进制数转化为二进制数输入乘法模块,乘法模块利用移位相加 的方法将输入的两组二进制数进行相乘,并将 16 位乘积输出到乘积输出显示模块.显示模块将输入的二 进制数按千,百,十,个位分别转化为十