第2章FPGA／CPLD结构与应用.pptVIP

* 2.3 CPLD结构与工作原理　 CPLD结构 CPLD中一般包含三个主要部分： ★ 逻辑阵列块--LAB ★ 可编程连线阵列—PIA ★ I/O控制块 MAX3000A的结构 2.3.1逻辑阵列块（LAB） 每个LAB由16个宏单元阵列组成， 多个LAB通过可编程连线阵列（PIA）和全局总线连接在一起，全局总线由所有的专用输入、I/O引脚和宏单元馈给信号。 《可编程逻辑器件及EDA技术》 宏单元 可以被单独配置为时序逻辑和组合逻辑工作方式。 逻辑阵列 宏单元由三个功能模块组成： 乘积项选择矩阵 可编程寄存器 《可编程逻辑器件及EDA技术》 2.3 CPLD结构与工作原理　 可配置寄存器 编程单元 * PRN CLRN ENA 逻辑阵列 全局 清零 共享 逻辑 扩展项 清零 时钟 清零选择 寄存器旁路 并行 扩展项 通往 I/O 模块 通往 PIA 乘积项选择矩阵 来自 I/O引脚 全局 时钟 Q D EN 来自 PIA的 36个信号 快速输入选择 2 MAX3000A的宏单元结构 2.3 CPLD结构与工作原理　 时钟/使能 选择 2.3.2 可编程连线阵列（PI