计算机系统结构实验-单周期CPU.pptVIP

CPU实验要求 1.根据给出的指令，使用Verilog HDL代码实现单周期CPU。 2. 已给出一个参考实现的逻辑图。可按此参考实现的图实现单周期CPU，也可自行实现。 3. 给出一些关键模块的verilog HDL代码，供大家参考。 实验报告要求： a. 实验报告的检查开始时间为4月9日(周六)，请各组按照通知检查的名单来进行答辩； b. 实验报告内容： 1. 画出CPU的完整电路图。 2. 给出控制部件的关键代码。 3. 设计包含所有指令的一个序列来仿真执行并截图。 使用 Xilinx ISE Design Suite 创建工程示例 1.打开ISE Design Suite ，单击界面左上部分的 New Project按钮。 2.在打开的窗口中输入项目名称和路径，点next。 3.根据提示选择你所用的开发板的型号、综合工具（XST）、仿真工具（ISim）和你所使用的语言（Verilog），点下一步 4.核对一下信息，点finish 5.在左上角工程管理区如图处点右键，选择“New Source” 6.选择如图的文件类型，输入文件名称和路径，点next。 7.可以在此设置输入输出接口，然后点next。 8.添加文件后的工程。 9.在代码编辑区域输入代码并保存（图中代码只是示意用），图中的代码调用了一个cu模块，文件名为sccu。 10.添加scc