03.编写testbench及仿真指南.pdf

芯驿电子科技（上海）有限公司 021 编写testbench 及仿真 黑金动力社区 2017-12-21 1 文档简介 本章节主要了解如何编写激励文件，常用的系统任务和系统函数，并实现在 Modelsim 软件 里仿真。 2 新建 Modelsim 工程 （1 ） 新建文件夹，利用 01_led_test 实验文件进行仿真，将 verilog 文件及激励文件拷贝到新建 文件夹中 。注意路径不要出现中文或空格等非法字符。 （2 ） 打开 Modelsim 软件，新建项目工程指定到所建的文件夹，并将两个文件导入到项目中。 （3 ） 后面讲到的例子都放在了 demo/testbench 文件夹下，如果遇到问题可以点击“点我仿 真.bat “自动运行仿真测试。但建议按照下面的步骤学习。 黑金FPGA 版权所有 1 / 14 3 分析激励文件 打开激励文件 led_test_tb.v 可以看到，激励文件主要由模块定义、信号初始化、执行模块、 例化等几部分组成。下面对 testbench 逐条进行了解释： `timescale 1ns/1ns //timescale是verilog中的一种时间尺度预编译指令，用来定义 //仿真时的时间单位和时间精度，/左边是时间单位，右边是时间精 //度，时间单位是用于编写激励文件，时间精度是显示时的刻度，比 //如#100也就是100ns。时间精度不能大于时间单位， //比如`timescale 1 ns/1 ps是正确的， //而`timescale 1 ps/1 ns是错误的。 module led_test_tb(); //端口定义，激励文件不需要声明输入输出端口 reg clk; //对于例化文件的输入端口，需要定义寄存器类型的信号 reg rst_n; wire [3:0] led; //对于例化文件的输出端口，需要定义wire类型的信号 //每个initial或always模块之间是并行执行的 initial //需要对输入信号进行初始化处理 begin clk = 1b0; rst_n = 1b0; #100 rst_n = 1b1; //# 代表延时，如时间单位是1ns , 那么#100代表延迟100ns end always#10 clk = ~clk; //根据时钟频率，如50MHz，每个周期是20ns，那么每10ns翻转 //产生出时钟信号 led_test dut ( .clk (clk), // 开发板上输入时钟: 50Mhz .rst_n (rst_n), // 开发板上输入复位按键 .led (led) // 输出LED灯,用于控制开发板上四个LED(LED0~LED3) ); endmodule 经过仿真，即可查看波形界面： 黑金动力社区 2 / 14 4 系统任务和系统函数 下面介绍几个激励文件中常用 的系统任务和系统函数。 4.1 显示任务 4.