高等教育中规模集成逻辑电路.pptxVIP

7.1.1 二进制并行加法器;1、半加器;2、全加器;全加器的逻辑图和逻辑符号;实现多位二进制数相加的电路称为加法器。;2、并行进位加法器（超前进位加法器）; (1) 串行进位的并行加法器;串行进位链：本位的和不但依赖本身的两操作位，而且依赖低位的进位，甚至依赖更低位的进位，形成串行进位链。进位信号产生和传递所占用的时间。 Ci=XiYi+(Xi⊕Yi)Ci-1 第一部分XiYi ：表明产生进位信号仅与本位有关，而与低位进位无关，所以称为进位产生函数或本地进位，以Gi表示，即：Gi=XiYi 第二部分(Xi⊕Yi)Ci-1：表明当Xi???Yi=1时生，Ci-1进位信号可以通过本位向高位的传递，因而把Xi⊕Yi称为进位传递函数或进位传递条件，以Pi表示，即：Pi=Xi⊕Yi。 ; (2)?? 并行进位的并行加法器 通过上面表达式可改为： C1= G1+ P1C0 C2= G2+ P2C1= G2+ P2（G1+ P1C0） = G2+ P2G1+ P2P1C0 C3= G3+ P3C2= G3+ P3（G2+ P2G1+ P2P1C0） = G3+ P3 G2+ P3 P2G1+ P3P2P1C0 …… Cn= Gn+ PnCn-1 = Gn+ Pn Gn-1+ Pn Pn-1Gn-2+…+ Pn Pn-1…P2G1+ Pn Pn-1…P1C0 由上述得到的进位信号的产生不再与低位的进位信号有关，而只与两个参加运算的数和C0有关。;C1= G1+ P1C0 C2= G2+ P2G1+ P2P1C0 C3= G3+ P3 G2+ P3 P2G1+ P3P2P1C0 C4= G4+ P4 G3+ P4P3 G2+ P4P3P2G1+ P4P3P2P1C0 ; Xi Yi; G4 G3 G2 G1; 2)? 组内并行、组间并行的进位链 也叫多重分组跳跃进位链，可以压缩为组间串行进位链的1/3时间，依照分析每一位进位信号的方法，将每小组最高位的进位信号分成进位传递函数和进位生成函数两个部分： C4= G4+ P4 G3+ P4P3 G2+ P4P3P2G1+ P4P3P2P1C0 在组成C4的五项中，只有最后一项依赖于低位小组的进位信号，称这一项为第一组传送进位，其中P4P3P2P1为小组的传送函数，记为P*i而前四项与C0无关，只与本小组内的Gi、Pi有关，称为第一组的进位生成函数，记为G*i,即： G*1=G4+P4G3+P4P3G2+P4P3P2G1 P*1= P4P3P2P1 ;C4=G*1+P*1C0 C8=G*2+P*2C4= G*2+P*2 G*1+P*2 P*1C0 C12=G*3+P*3C8= G*3+ P*3G*2+ P*3P*2 G*1+ P*3P*2 P*1C0 C16=G*4+P*4C12 = G*4+ P*4G*3+ P*4P*3G*2+ P*4 P*3P*2 G*1+ P*4P*3P*2 P*1C0 其中 G*1=G4+P4G3+P4P3G2+P4P3P2G1 P*1= P4P3P2P1 G*2=G8+P8G7+P8P7G6+P8P7P6G5 P*2= P8P7P6P5 G*3=G12+P12G11+P12P11G10+P12P11P10G9 P*3= P12P11P10P9 G*4=G16+P16G15+P16P15G14+P16P15P14G13 P*4= P16P15P14P13;结合串行进位链可得第一小组产生G*1、P*1、C3、C2、C1 第二小组产生G*2、P*2、C7、C6、C5 第三小组产生G*3、P*3、C11、C10、C9;G*4 P*4 G*3 P*3 G*2 P*2 G*1 P*1; 16位组内并行组间并行的进位链=6Td, 和组间串、行进位链比较，并没有缩短大多的延时时间，但随着位数的增多，缩短延时时间越明显。 ;;加法器的级连;3 加法器的应用举例;二-十进制加法器;7.1.2译码器和编码器;把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。;3位二进制译码器;逻辑表达式;集成二进制译码器74LS138;真值表;如上真值表可知:输出是低电平有效,各输出端的表达式如下:;;;74LS138的级联;例7.5 用3-8线译码器74138和适当的与非门实现全减器;;　　二-十进制译