数字电路与逻辑设计综合实验报告-数字钟.docVIP

数字电路与逻辑设计 数字电路与逻辑设计 综合实验题目 —— ——Digital Clock Abstract: The Digital Clock is designed by MAX+plus II, and based on the CPLD hardware EPM7128SLC84-15. VHDL language is used to form its logic structure. Detail: It uses 6 nixie tubes as display devices and alarm device ,2 keys as input devices. The user can set the right time manually and choose the clock work in the 12 or 24-hour-mode. And also when the hour comes to an integer , the clock will alarm by all dots of the 6 nixie tubes lighting. When you adjust the hour of the clock , the dot of the second nixie tube will be lighted, and when adjust the minute , the forth will be lighted. 1、 课题名称 课题题目：数字闹钟 2、 课题任务及技术指标要求 2.1简要说明： 数字闹钟是由振荡器、分频器、计时电路、调时电路等组成的．当数字钟走时出现误差，可以对数字钟作手动时、分时间校正． 2.2课题要求: 设计并制作一台能显示时、分、秒的数字钟．具体要求如下： 1．可手动校时，能分别进行时、分校正； 2．12、24小时计时制可选； 3．选做：整点报时功能； 4．选做：闹钟功能； 5．选做：自拟其他功能。 2.3使用的器件 硬件 数量 EPM7128SLC84-15 1 面包板 1 数码管 6 电阻 2 按键 2 3. 课题设计方案详述 3.1 系统总体概述 这是用MAX+plus II编写的VHDL程序，其硬件组成为EPM7128SLC84-15为电路主题，数码管作显示器件，2个按键做输入设备的电子钟。它能够正常计时，支持12小时和24小时两种计时方式的切换，允许用户手动调时和整点报时功能。 在正常计时状态下，用户可以选择12或24小时的计时方式，第六个数码管的右下方小点亮表示是12小时模式，不亮表示24小时。整点报时时，六个数码管的小点会同时亮。 当用户通过按键进入校时状态时，第二个数码管的小点变亮，表示现在在对小时进行设置；同样，进行校分状态时，第四个数码管的小点会亮，表示现在正在对分钟进行设置。 整个闹钟系统共分三大模块。分别是：输入处理模块(包括分频器、对用户输入信号的相关处理,对应源文件为input.vhd)；时钟主模块(包括时钟计时、时间校正部分。对应源文件为mcount.vhd)；输出显示模块(将时间和其他信息译码发送到数码管，对应源文件为output.vhd)。 整个系统共设定四个状态，用以实现整个系统的各项功能。为了充分利用资源,1Mhz信号分频用多次分频来完成。时间输出显示采用了分时复用技术。 3.2电路系统框图及其说明 3.2.1 系统结构框图 防抖动模块 防抖动模块 显示译码模块 用户按键输入 1Mhz 10Hz 1Hz 200Hz 计时模块 12/24小时转换 时间校正模块 计分模块 计秒模块 分频模块 防抖动处 理后的输入 当前时刻 当前状态 数码管输出 3.2.2 系统状态转移图 状态：00 状态：00 [正常计时] 状态：11 [12/24小时转换] 状态：10 [分钟校正] 状态：01 [小时校正] fun_key fun_key fun_key fun_key 注：系统状态由功能键（fun_key）输入信号产生，然后通过设置键（set_key）进行设置。 3.3 系统源程序及说明 3.3.1 系统程序主文件 myclock.vhd library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity myclock is port( cp: in std_logic; --输入时钟信号(1MHz) fun_key : in std_logic; --功能键 set_key : in std_logic; --校正键 sel :