原理图六十进制计数器设计.docVIP

实验名称：基于FPGA的原理图六十进制计数器设计 实验目的： 熟悉使用Quartus II的原理图输入方法设计简单组合电路。 把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。 2实验内容： 完成六十进制加法计数器的设计，包括原理图输入，编译，综合，适配，仿真，实验板上的硬件测试。选择模式5，数码管8和7显示数字进制，指示灯8接进位。 3. 实验方案（程序设计说明） 频率计的核心元件之一是含有时钟使能及进位扩展输出的十进制计数器。在原理图的绘制过程中应特别注意图形设计规则中信号标号和总线的表达方式。为了测试六十进制计数器的功能，可以将counter60设置成工程，工程名和顶层文件名都取为counter60。 4. 实验步骤或程序（经调试后正确的源程序） 见附件A 5．程序运行结果 6．出现的问题及解决方法 无 附件A 实验步骤或程序： 实验原理图: 管脚设置：