8位ALU(算术逻辑单元)verilog语言.docVIP

大连理工大学城市学院 FPGA实验报告 实验内容：8位ALU 系别班级：电子1004班 学号： 姓名： 日期：2013.4.14 一．设计概述： 一种基于可编程逻辑器件FPGA和硬件描述语言的8位的ALU的设计方法。该ALU采用层次设计方法，有寄存器模块、控制模块和显示模块组成，能实现8位无符号数的取值、加减和4种逻辑运算（与、或、异或、同或）。该ALU在QuartusII软件环境下进行功能仿真，通过DE2验证。 设计功能： 1、该处理器的数据宽度为8bit，可以实现算术加法、减法、逻辑与、逻