SystemVerilog过程块、任务和函数.pptVIP

6.2.1 组合逻辑过程块 package chip_types; typedef enum {FETCH, WRITE, ADD, SUB, MULT, DIV, SHIFT, NOP} instr_t; endpackage import chip_types :: *; module controller(output logic read, write, input instr_t instruction, input wire clk, resetN); enum {WAIT, LOAD, STORE} state, nextState; always @(posedge clk, negedge resetN) if( ! resetN) state = WAIT; else state = nextState; always_comb begin case (state) WAIT : nextState = LOAD; LOAD : nextState = STORE; 推断出@(state)，即使不被触发，在0时刻也会自动执行。 * 精选文档整理合集 6.2.1 组合逻辑过程块 always_comb and always @* always @*没有组合逻辑语义，只能是在敏感表有变化时才执行 @*仅仅是一种推断事件控制列表信号的语句，可在过程块内部使用 @*推断的敏感表可能不完整：不能推断出函数调用引用的模块级信号 always @* begin a1 = data 1; b1 = decode(); … end always_comb begin a2 = data 1; b2 = decode(); … end function decode; begin case (sel) 2’b01 : decode = d | e; 2’b11 : decode = d e; default : decode = c; endcase end endfunction 只推断出 @(data) 推断出 @(data, sel, d, e, c) * 精选文档整理合集 6.2.2 锁存逻辑过程块 always_latch过程块表示描述的是基于锁存器的逻辑，always_latch过程块的语义规则与always_comb一样，能够推断出敏感表；在锁存逻辑中，过程块的输出变量不需要对所有可能的输入条件响应；同样always_latch中赋值的变量不能再次在其它过程块被赋值；always_latch过程块也会在0时刻自动执行一次。 //使用always_latch过程块锁存输入脉冲 module register_reader (output logic [4 : 0] read_p, input clk, ready, resetn); logic enable, overflow; always_latch begin if (!resetn) enable = 0; else if (ready) enable = 1; else if (overflow) enable = 0; end always @(posedge clk, negedge resetn) begin if (!resetn) {overflow, read_p} = 0; else if (enable) {overflow, read_p} = read_p + 1; end endmodule always_latch if (enable) q = d; //always_comb // if (enable) q = d; * 精选文档整理合集 6.2.3 时序逻辑过程块 always_ff过程块描述时序逻辑，always_ff过程块的敏感表必须列出，以确定时序逻辑的置位/复位是同步还是异步的，如果代码不能综合出时序逻辑时，软件工具能够报告警告信息。 always_ff过程块要求明确