数字电子技术2教学提纲.pptVIP

2.2.3 用卡诺图表示逻辑函数 二、卡诺图的简化表示法 2.2.3 用卡诺图表示逻辑函数 三、已知逻辑函数画卡诺图 卡诺图中与表达式中最小项对应的方格填1，其余填0。 任何逻辑函数都等于其卡诺图中为1的方格所对应的最小项之和。 2.2.3 用卡诺图表示逻辑函数 三、已知逻辑函数画卡诺图 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 2.2.3 用卡诺图表示逻辑函数 三、已知逻辑函数画卡诺图 2.2.3 用卡诺图表示逻辑函数 三、已知逻辑函数画卡诺图 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 2.2.4 用卡诺图化简逻辑函数 一、化简依据 卡诺图具有循环相邻的特性。 两个相邻最小项的和将消去一个变量。 例：四变量A,B,C,D的卡诺图中有m5、m7 m5 m7 m5 +m7= + 2.2.4 用卡诺图化简逻辑函数 二、化简步骤 1、将逻辑函数写成最小项表达式； 2、填卡诺图； 3、合并相邻最小项； 4、将所有合并后的乘积项相加。 注意：只有相邻项才能合并； 合并的相邻项尽可能多； 合并后的乘积项尽可能少。 2.2.4 用卡诺图化简逻辑函数 例： 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 + 2.2.4 用卡诺图化简逻辑函数 例 2.2.4 用卡诺图化简逻辑函数 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 可以重复画圈， 但必须包含新项！ 不能漏项， 可以单独画圈！ 2.2.4 用卡诺图化简逻辑函数 例 1 1 1 1 1 1 1 1 1 1 1 1 0 1 0 1 0个数较少时可以 采用圈0的方法得到 其非函数，再求出原 函数。 2.2.4 用卡诺图化简逻辑函数 具有无关项的化简 无关项（任意项）：在真值表中对应于变量的某些取值，函数的值可以是任意的，或者这些变量的取值根本不会出现，这些变量取值所对应的最小项称为无关项或任意项。 2.2.4 用卡诺图化简逻辑函数 具有无关项的化简 例： 2.2.4 用卡诺图化简逻辑函数 无关项的意义：它的值可以取1或取0，有利于简化逻辑函数。 具体取什么值，依得到最简逻辑函数的要求而定。以X或Φ表示。 0 X 1 1 1 1 X 1 X 0 X 0 0 0 X X 2.3 硬件描述语言Verilog HDL基础 硬件描述语言Verilog HDL类似于高级程序设计语言(如C语言等)，它是一种以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示更复杂的数字逻辑系统所完成的逻辑功能(即行为)。 人们还可以用HDL编写设计说明文档，这种文档易于存储和修改，适用于不同的设计人员之间进行技术交流，还能被计算机识别和处理。 计算机对HDL的处理包括两个方面：逻辑仿真和逻辑综合。 2.3 硬件描述语言Verilog HDL基础 逻辑仿真 逻辑仿真是指用计算机仿真软件对数字逻辑电路的结构和行为进行预测，仿真器对HDL描述进行解释，以文本形式或时序波形图形式给出电路的输出。 在电路被实现之前，设计人员根据仿真结果可以初步判断电路的逻辑功能是否正确。在仿真期间，如果发现设计中存在的错误，可以对HDL描述进行修改，直至满足设计要求为止。 2.3 硬件描述语言Verilog HDL基础 逻辑综合 逻辑综合是指从HDL描述的数字逻辑电路模型中导出电路基本元件列表以及元件之间的连接关系(常称为门级网表)的过程。 它类似于高级程序设计语言中对一个程序进行编译，得到目标代码的过程。所不同的是，逻辑综合不会产生目标代码，而是产生门级元件及其连接关系的数据库，根据这个数据库可以制作出集成电路或印制电路板(PCB)。 2.3.3 Verilog程序的基本结构 2.3.3 Verilog程序的基本结构 module：模块定义开始的关键词 endmodule：模块定义结束的关键词 模块名：模块唯一的标识符，圆括号中以逗号分隔列出的端口名是该模块的输入、输出端口。 端口类型说明：三种，input output inout 参数定义：将常量用符号常量代替，增加可读性和可修改性。 2.3.3 Verilog程序的基本结构 数据类型定义：指定模块内所用的数据对象为寄存器类型还是连线类型。 实例化低层模块和基本门级元件：逻辑功能描述。