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实验四 4 位计数器设计
实验目的
学习quartusii 和modelsim的使用方法；
学习原理图和veriloghdl混合输入设计方法；
掌握4 位计数器设计的设计及仿真方法。
实验原理
根据下面FPGA内部电路，设计4 位计数器，并在在kx3c10F+开发板上实现该电路，并作仿真。
设计其中的计数器模块CNT4B和数码管译码驱动模块DECL7S的verilogHDL代码，并作出整个系统仿真。
2.1 4位计数器模块代码
module CNT4B(out, CLK, RST); //定义模块名和各个端口
output out;
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