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串入并出转换器设计 精品文档 精品文档 收集于网络，如有侵权请联系管理员删除 收集于网络，如有侵权请联系管理员删除 精品文档 收集于网络，如有侵权请联系管理员删除 基于FPGA的数字系统设计 第一次课程作业 题目：串入并出转换器设计 2015/3/28  要求 设计一个串入并出转换器。输入是8bit数据，输出是32bit数据。给出AMSD图和HDL设计描述。提交纸质文档。 设计思路 输入数据为8bit 的data，输出为32bit 的R0。定义了reg型的宽度为8bit的a、b、c三个中间变量，以及2bit的reg型变量i 。 复位信号rst为低电平有效，当rst有效时： i 、R0 、a 、b 、c 的值初始化为0。 当rst值为1时 ：运用case（i）语句，状态为00时data值存于a寄存器中，状态为01时data值存于b寄存器中，状态为10时data值存于c寄存器中，状态为11时输出R0 且R0=｛data[7：0],c,b,a｝。 其中在测试文件中，我将data值从0开始每个一个时钟周期自加1以产生串行输入的data数据。 (注：由于data先输入的数据为R0输出数据的低位故R0=｛data[7：0], c, b, a｝) HD