可规划逻辑装置(PLD).pptVIP

可規劃邏輯裝置(PLD) PLD是由電子熔絲連接內在邏輯閘的體電路。 規劃：指定裝置內部結構的一種硬體程序。 PLD在初始狀態時，所有的熔絲皆為完整。 在規劃時，須熔斷不需要連接路徑上的熔絲，以得到一個特殊電路。 三種PLD的基本架構 ROM(唯讀記憶體) ROM有n 輸入，m 輸出；其輸入二進位元組合是為 位址(address)，輸出二進位元組合是為字組(word)。 n 位元位址可指定 2n 個不同的字組。 組合邏輯的製作 對一個n 輸入，m 輸出組合電路，可以使用一個 2n x m ROM 實現之。 其中，熔絲的熔斷即為ROM的規劃。 設計者須指定出ROM的規劃表，以便提供在ROM中，所需路徑的資訊。 實際的規劃是依照ROM的規劃表所列規格之硬體程序。 ROM的種類 ROM所需路徑有二種規劃方式： 罩幕(mask)規劃─使用於需要大量製造的場合；廠商依照顧客的真值 表，製做相對應的罩幕，產生1與0的路徑，於最後製造程序中完成。 對於少量需求，則使用可規劃式ROM，稱為PROM，較為經濟。PROM之熔絲在輸出端可藉由電流脈衝于於熔斷。 EPROM 為可抹除式，藉紫外線照射，使之回復初始狀態，而可以再重新規劃。 EEPROM 為可藉由電信號﹝電性﹞抹除的PROM。 可規劃邏輯陣列(PLA) 組合電路在隨意條件過多的情形，使用可規劃邏輯陣列(PLA)較為經濟。 PLA並不提供所有的全及項﹝ROM 則是﹞，不提供變數的全數解碼。 PLA中，解碼器由AND閘為之，每一AND閘產生輸入變數的乘積項。 初始狀態，AND及OR閘之間製造有熔絲，其經由適當之熔斷﹝規劃﹞可以合成布林函數，因此執行SOP標準式。 PLA 的方塊圖 n 輸入，m 輸出，k 個積項，m 個和項：此 PLA 應有k 個AND閘，m 個OR閘； PLA的大小是由輸入數目、乘積項、與輸出項﹝和項﹞指定之。 PLA 設計釋例 PLA設計規劃例題 可規劃陣列邏輯(PAL) PAL是具有一固定OR，與一可規劃AND陣列的PLD * * 儲存容量 千位元組 ( KB) -- 10^3 百萬位元組 ( MB) -- 10^6 十億位元組 (GB) -- 10^9 terabytes (TB) -- 10^12 petabytes (PB) -- 10^15 exabytes (EB) -- 10^18 的結構 就內部而言，ROM是一個用AND閘為解碼器，OR閘數目等於輸出個數的組合電路 2輸入、2輸出 組合電路 設計實例 設計一組合電路，輸入為3位元二進數，輸出為輸入的平方 本例題PLA之規劃邏輯電路圖 由前述PLA規劃表知，此 PLA 應有：3個輸入，3 個乘積項，2個輸出 1. 考慮的組合電路有 3 個輸入，2 個輸出，定義如： 2. 利用卡氏圖分別對函數的真值與補數做化簡，產生最少乘積項組合為： （參見下頁） 由最少乘積項組合可以得出四個不同的乘積項： B’C’, A’C’, A’B’ PLA 規劃表 C為補數 T為真值 PAL之圖示中，垂直線與共用水平線的每一交叉點皆有熔絲接點。 4輸入、4 輸出與 3個及閘刊度的AND-OR結構PAL 每一個輸入皆有緩衝器及反向閘 輸出為3個及閘寬度的AND-OR陣列 輸出有正常與補數 每一個AND閘有10個熔絲式可規劃輸入 PAL的設計規劃實例 現在要設計一個 4 輸入、4 輸出電路，指定如左： 化簡後，可得SOP式子如左： PAL 例題之規劃表 z之前二項為w 若AND閘位用時，其所有輸入熔絲保持完整，對應的輸入同時接受真值與補數，使AND閘輸出為 0 PAL例題的 熔絲規劃圖 13 * * * 13