第五章触发器.doc

第五章 触发器 本章教学目的、要求： 掌握各种触发器的逻辑功能和工作原理。 熟悉各种触发器的电路结构及动作特点。 了解不同功能触发器之间的相互转换。 重点：触发器的逻辑功能和动作特点。 难点：触发器的不同电路结构及各自的动作特点。 第一节 概 述 触发器:(Flip-Flop)能存储一位二进制信号的基本单元。用FF表示。 特点： 1．具有两个能自行保持的稳定状态，用来表示逻辑状态的0和1，或二进制数的0和1。 2．根据不同的输入信号可以置成 1 或 0 状态。 根据电路结构不同分为：基本RS触发器、同步RS触发器、主从触发器、边沿触发器。 按逻辑功能分：RSFF、DFF、JKFF、TFF等。 3．根据存储数据的原理不同分为：静态触发器和动态触发器。 第二节 SR锁存器 一、电路结构与工作原理 1.电路结构和工作原理： 图形符号置位端 图形符号 置位端 或置1端 复位端或 置0端 电路结构 触发器的1状态： 触发器的0状态： ① 当R'D=0， S' D=1时，无论触发器原来处于什么状态，其次态一定为0，即Q=0，Q' =1，称触发器处于置0(复位)状态。 ② 当R'D=1，S'D =0时，无论触发器原来处于什么状态，其次态一定为1，即Q=1，Q'=0， 称触发器处于置1(置位)状态。 ③ 当R'D=1，S'D =1时，触发器状态不变，即Q*=Q，称触发器处于保持(记忆)状态。 ④ 当R'D =0，S'D =0时，两个与非门输出均为1(高电平)，此时破坏了触发器的互补输出关系，而且当R'D、S'D同时从0变化为1时，由于门的延迟时间不一致，使触发器的次态不确定，即Q*=?，这种情况是不允许的。因此规定输入信号R'D、S'D不能同时为0，它们应遵循R'D+ S'D =1的约束条件。 从以上分析可见，基本RS触发器具有置0、置1和保持的逻辑功能，通常称S'D为置1端或置位(SET)端，R'D称为置0或复位(RESET)端，因此该触发器又称为置位—复位(SetReset)触发器或RDSD触发器，其逻辑符号如上图所示。因为它是以R'D和S'D为低电平时被清0和置1的，所以称R'D、S'D低电平有效，且在图中输入端加有小圆圈。 2．逻辑功能的描述 ①特性表 用与非门构成的基本RSFF也可用右表描述。 只需将表中的R'D和S'D看作是该触发器输入信号 S'D R'D Q Q* 1 1 0 置1 置1 置0 不允许 保持 1 1 1 1 0 1 0 1 0 1 1 1 1 0 0 0 1 0 1 0 0 0 0 1* 0 0 1 1* ②特性方程： 11 1 1 1 1 0 10 11 01 00 RD'Q SD'SD'Qn R R = 0 S = 1 0 1 R =× S =0 S =× R =0 R = 1 S = 0 ③状态转换图：(简称状态图) 状态转移图是用图形方式来描述触发器的状态转移规律。右图为基本RS触发器的状态转移图。图中两个圆圈分别表示触发器的两个稳定状态，箭头表示在输入信号作用下状态转移的方向，箭头旁的标注表示转移条件。 3．动作特点 输入信号在全部作用时间里，即SD或RD为1的全部时间里，都能直接改变输出端的状态，这就是基本RS触发器的动作特点。 SD叫做直接置位端。 RD叫做直接复位端。 t1 t2 t3 t4 t5 t6 t1 t2 t3 t4 t5 t6 t7 t8 Q O O O O t 电压波形图 t t t 4．SR锁存器也可以用或非门组成，如下图所示。 电路结构 电路结构 Q Q' 图形符号 Q SD RD R S 用或非门组成的SR锁存器的特性表： SD RD Q Q* 0 0 0 置0 置0 置1 不允许 保持 0 0 1 1 0 1 0 0 0 1 1 0 1 0 0 1 1 0 1 1 1 1 0 0* 1 1 1 0* 用或非门组成的SR锁存器的特性表在正常工作时输入信号应遵守： SDRD=0的约束条件，亦即不允许输入SD=RD=1的信号。 第三节 电平触发的触发器 在数字系统中，常常要求某些触发器在同一时刻动作（改变状态，也称为翻转）这就要求有同步信号，该信号称为时钟信号CLK(Clock)。 1．电路结构和逻辑符号 电路结构G1和G2门构成基本RS触发器。用G3和G4两门引入时钟信号CLK。 电路结构 图形符号 图形符号 2．工作原理 CLK=0时：G3、G4门均输出1，基本RSFF处在保持原来状态； CLK=1时：此时电路就是一个基本RSFF，只需把输入信号S、R分别看作：S=、R= CLK S R Q Q* 0 × × 0 0 0 × × 1 1 1 0 0 0 置0 置0 置1 不允许 保持 1 0 0 1 1 1 0 1 0 0