序列检测器的设计 实验报告PDF打印版.pdfVIP

学 海 无 涯 EDA 实验报告书 姓名xxx 学号xxxxxxx 实验时间 课题名称 序列检测器的设计 1.用状态机实现序列检测器的设计 实验目的 2.了解一般状态机的设计与应用 1.采用VHDL 语言设计序列检测器，具体要求如下： （1）检测序列为。该序列从左到右依次进入检测器，如 果检测到完整序列，检测器输出为‘1’，反之输出为‘0’。 （2）利用Quatus II 软件生成状态转移图。 设计要求 （3）对该检测器进行仿真，得到仿真波形。 2.采用状态图编辑方法设计序列检测器，检测序列为。具 体要求为 （1）对电路进行仿真，得到仿真波形。 （2）将该电路图转化成VHDL 语言形式。 序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号， 当序列检测器连续收到一组串行二进制码后，如果这组码与检测器中 预先设置的码相同,则输出为1，否则输出为0.由于这种检测的关键在 设计思路 于正确码的收到必须是连续的，这就要求检测器必须记住前一次的正 确码及正确序列，直到在连续的检测中所收到的每一位码都与预置数 的对应码相同。在检测过程中，任何一位不相等都将回到初始状态重 新检测。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY AA IS PORT ( CLK ,DIN,RST : IN STD_LOGIC; SOUT : OUT STD_LOGIC; END AA; ARCHITECTURE behav OF AA IS TYPE states IS (s0, s1, s2, s3,s4,s5,s6,s7,s8); SIGNAL ST,NST : states :=s0 ; 设计原理 BEGIN 图及源程 COM : PROCESS(ST,DIN) BEGIN 序 CASE ST IS WHEN s0 = IF DIN = 1 THEN NST = s1;ELSE NST=s0; END IF; WHEN s 1 = IF DIN = 0 THEN NST = s2;ELSE NST=s0; END IF; WHEN s2 = IF DIN = 1 THEN NST = s3;ELSE NST=s0; END IF; WHEN s3 = IF DIN = 0 THEN NST = s4;ELSE NST=s0; END IF; WHEN s4 = IF DIN = 1 THEN NST = s5;ELSE NST=s0; END IF; WHEN s5 = IF DIN = 1 THEN NST = s6;ELSE NST=s0; END IF; WHEN s6 = IF DIN = 1 THEN NST = s7;ELSE NST=s0; END IF; WHEN s7 = IF DIN = 0 THEN NST = s8;ELSE NST=s0; END IF; WHEN s8 = IF DIN = 0 THEN NST = s2;ELSE NST=s0; END IF; 1 学 海 无 涯