中大2017数字逻辑电路作业.docVIP

《数字电路与逻辑设计》 作业2 填空题： 基本RS触发器，当R0，S0都接高电平时，该触发器具有_______________功能。 基本RS触发器使用时不允许同时为_____________，即必须满足_____________的条件，这个条件也称为基本RS触发器输入信号的约束条件。 按逻辑功能来划分，触发器可分为RS触发器，______________触发器，______________触发器和T触发器等四种类型。 每个触发器可记录___________位二进制码，因为它有___________个稳定态。 三态门有三种输出状态_____________、_____________和____________，分别代表三种不同的逻辑值。 欲使JK触发器按工作，则J.K触发器输入端J=K=_________，或J=_________，K=__________。 构造一个模10同步加1计数器，至少需要_________个触发器。 时序逻辑电路按其状态改变是否受统一定时信号控制，可将其分为________________和________________两种类型。 根据计数过程中数字增减规律的不同，计数器可以分为___________计数器、____________计数器和____________计数器。 一个五位二进制加法器，由00000状态开始，向经过35个输入脉冲后，此计数器的状态为_________________________。 一个存储容量为1K×8的存储器，能存________位二进制数。 设一片RAM芯片的容量为1024×4，扩展为4096×8，求计算机片数_____。 一个同步时序逻辑电路可用__________________、__________________和__________________三组函数表达式描述。 某存储芯片的容量为64K×16，则其地址线和数据线分别为_________条和__________条。 下图所示JK触发器电路上，加入周期性的时钟脉冲，设Q的初始状态为0，试画出各触发器Q端的波形。 1 J K J K J K CP CP 设触发器的初始状态为0，已知时钟脉冲CP及A,B端的波形如图所示，画出Q端波形，设Q的初态为0。 J K J K CP B CP A B Q 四. 根据下图所示的电路和波形，画出Q端波形。 D D ⊕ CP B CP A B Q 五. 分析下图所示电路的功能。 F CP 一 1 保持 2 0 3 JK触发器 D型触发器 4 1 两 5 输出高电平 输出低电平 高阻状态 6 1 7 4 8 同步时序逻辑电路 异步时序逻辑电路 9 增1计数器 减1计数器 可逆计数器 10 00011 11 8K 12 输入函数表达式 状态方程表达式 激励函数表达式 13 16 16 二 CP CP Q1 Q2 三。 1 2 3 4 5 6 CP A B Q 四． CP A B Q 五。 F 0 0 0 0 0 1 0 1 1 1 1 1 1 1 0 1 0 0 0 0 1 0 1 1 1 1 1