Verilog Quartus2 基础教学 - 天主教辅仁大学全球资讯网.pptVIP

作業繳交 書面報告 (班級,學號,姓名) 繳交期限：2008-10/30 請包含 1. Verilog 的 source code (要寫註解) 2. 模擬圖 3. 請在模擬圖加上說明 7. 開始模擬 1. 開啟Simulator Tool 2. 請依以下步驟執行 1 1. 選擇Functional 2 2. 點擊 (Functional必要) 3 3. 選取要模擬的waveform檔(vwf) 4 4. Start (依vwf檔產生相對應Report) 5. 點擊 Report 觀看結果 5 8. 模擬REPORT Report 會和 設定的waveform (vwf) 很相像 但output的部分就會依照設定的模擬值 會有不同的邏輯結果 檢查 input output 的邏輯關係是否正確即可 VERILOG 練習作業 (10/30完成) 一、使用 Gate-level Modeling 實作一個一位元 全加器 (參考範例一Model)  二、使用 Behavoral Modeling 實作多功能暫存器 (參考範例二Model) VERILOG 習題一說明 (一位元全加器) // 請依以下 輸出輸入 為主，再加入功能 module Fulladd(cin, in1, in2, out, cout) input