CMOS组合电路和CMOS基本逻辑电路.ppt

CMOS组合电路和CMOS基本逻辑电路 CMOS组合电路和CMOS基本逻辑电路 静态CMOS逻辑门 CMOS组合逻辑电路（传输门逻辑等） D触发器 施密特触发器 版图设计进一步举例说明 上机实验的安排 静态CMOS逻辑门分类 互补CMOS 有比逻辑（伪NMOS、伪PMOS、DCVSL…） 传输管逻辑 互补CMOS CMOS D触发器举例 CMOS D触发器举例 CMOS施密特触发器 施密特触发器是一种特殊的阈值开关电路，具有突变输入—输出特性的门电路，可以将变化缓慢的信号或变化不规则的信号转换为陡变信号，所以施密特触发器是一种脉冲波形整形电路。 CMOS施密特触发器的特性 用施密特触发器对脉冲整形 逻辑门版图设计举例 逻辑门版图设计举例 MOSFET匹配性设计 上机实验的安排 9月18日和9月25日 上午：140711班 下午：140712班 地点：F502、F504、F523、F524 指导教师：张骥 讲师 谢谢！ CMOS传输门的电阻特性 CMOS传输门逻辑 互补CMOS传输门逻辑 触发器的电路结构和工作原理 1. 锁存器与触发器 锁存器在E的高(低)电平期间对信号敏感 触发器在CP的上升沿(下降沿)对信号敏感 在VerilogHDL中对锁存器与 触发器的描述语句是不同的 主锁存器与从锁存器结构相同 1. 电路结构 主从D触发器 TG1和TG4的工作状态相同 TG2和TG3的工作状态相同 由传输门组成的CMOS边沿D触发器 工作原理： TG1导通，TG2断开——输入信号D 送入主锁存器。 TG3断开，TG4导通——从锁存器维持在原来的状态不变。 (1) CP=0时: =1，C=0， Q?跟随D端的状态变化，使Q?=D。 工作原理： (2) CP由0跳变到1 : =0，C=1， 触发器的状态仅仅取决于CP信号上升沿到达前瞬间的D信号 TG3导通，TG4断开——从锁存器Q?的信号送Q端。 TG1断开，TG2导通——输入信号D 不能送入主锁存器。 主锁存器维持原态不变。 。 74HC/HCT74 中D触发器的逻辑图 CMOS D触发器的逻辑图 CMOS D触发器的电路图 主从CMOS D触发器的逻辑图 基于D触发器的4分频电路 CMOS施密特触发器电路及符号 CMOS施密特触发器的电压传输特性 施密特触发器有两个阈值电压，分别称为正向阈值电压VTH+和负向阈值电压VTH-。 CMOS 主从D触发器的版图 单方向对称版图布局 中心双对称版图布局 * * 静态CMOS逻辑门 静态电路：靠稳定的输入使晶体管保持在导通或截止状态，从而维持稳定的输入状态，只要不断电输出就会长期保持。 动态电路：利用电容的存储效应来存储信息，即使输入不存在，输出信号也可以保持，但不会长期保持。 In1 In2 PDN In3 Me Mp Clk Clk Out CL VDD F(In1,In2,…InN) In1 In2 InN In1 In2 InN PUN PDN PMOS only NMOS only … … 互补CMOS电路构成与原理 由上拉网络（PUN）和下拉网络（PDN）构成 VDD F(In1,In2,…InN) In1 In2 InN In1 In2 InN PUN PDN PMOS only NMOS only PUN and PDN are dual logic networks … … 其中，PDN由NMOS管构成；PUN由PMOS管构成 VDD 0 ? VDD CL PUN CL VDD VDD S D S D VGS (1) PDN由NMOS管构成；PUN由PMOS管构成。 ∴NMOS管产生“强0”，PMOS管产生“强1”。 图中给出了两种充电方法，输出最初为GND。PMOS开关使输出一直充电至VDD,而NMOS管无法把输出上升到VDD-VTN以上。因此PMOS管适用于PUN中。 0 ? VDD - VTn VDD ? 0 PDN CL VDD VDD ? |VTp| CL S S D D VGS 输出电容最初被充电至VDD,图中画出了两种可能的放电情况：NMOS器件将输出一直下拉到GND；而PMOS管只能把输出拉低至|VTp|为止,此时PMOS管关断并停止提供放电电流。因此NMOS管适用于PDN中。 (2) 推导一组规则来实现逻辑功能 NMOS的串/并联接 Transistors can be thought as a switch controlled by its gate signal NMOS switch closes when switch control input is h