代码的综合与仿真.pptxVIP

FPGA/CPLD应用技术 深圳职业技术学院 温国忠、余菲、曾启明、赵杰、刘俐、王毅峰 电子信息工程技术专业课程 项目化实施 课程 电子信息工程技术专业教学资源库 Electronic information teaching resource 代码综合 电路仿真 代码的综合与仿真 Code synthesis and simulation 代码综合 综合（synthesis）就是将HDL描述的RTL级代码转化为门级网表的过程 综合包括三个步骤： Translation Mapping optimization 综合（synthesis） 2020-8-3 综合过程示意图 综合器 代码综合 门级网表是利用厂商提供的器件库生成的，由与、或、非、寄存器等基本逻辑单元组成的连接关系 该网表可以用来进行门级前仿真，更重要的是还可以用来后端布局布线 由synplicity公司开发 工业上最通用的综合器 支持HDL硬件描述语言综合： ①Verilog HDL语言 ②VHDL语言 Synpify综合器 代码综合 Synpify综合后的部分电路图 代码综合 严格来说，FPGA代码仿真包括功能仿真与时序仿真。仿真是指使用仿真软件对已实现的设计进行完整测试，模拟实际物理环境下的工作情况 FPGA设计验证通常包括： ①功能仿真 ②时序仿真 电路仿真 功能仿真 仿真是用自己设计的测试平台（testbench）对RTL代码进行模拟的过程，测试平台主要由激励（stimulator）和分析（analysiser）构成，testbench的语言集合几乎是HDL语言的全集，不需要考虑综合性问题。 电路仿真 时序仿真 时序仿真又称布局布线后仿真，是指电路已经映射到特定的工艺环境以后，综合考虑电路的路径延时和门延时的影响，验证电路能否在一定的时序约束条件下满足设计构想的过程 时序仿真的输入文件为门级网表、Testbench和扩展名为SDO或SDF的标准时延文件 时序仿真是必选的，检查设计时序与FPGA实际运行情况是否一致，确保设计的可靠性和稳定性 电路仿真 Thank You Designed by SZPT