数字电路后端设计 逻辑综合.ppt

31 DRC 约束 ? DRC 即 Design Rule Constraints ，一般由半导体厂商提供，在使用工艺库中 的逻辑单元时对其连接所强加的限制，主要有： max_capacitance ， max_transition ， max_fanout ＃为当前设计设定最大电容值为 0.5pf set_max_capacitance 0.5 [current_design] ＃为当前设计设定最大转换时间为 2.0ns ，在整个设计上施加最 ＃大转换时间延迟可以帮助防止在上连线上出现长的转换时间， ＃也可以约束单元的输出端的转换时间以减少其功耗 set_max_transition 2.0 [current_design] ＃在当前设计的所有单元的输出引脚上设置 max_fanout set_max_fanout 10 [current_design] ? 在 DC 优化时， DRC 约束具有最高的优先级， DC 会先让电路满足 DRC ，然后 才是时序约束。 32 面积约束 ? 我们用 set_max_area 来设定面积约束。例如 set_max_area 1000 set_max_area 0 ? 面积的单位由工艺库定义，可以是： 1. 2 输入与非门 2. 晶体管数目 3. 平方微米 ? 设定了面积约束， DC 会尽量优化到所设定的面积；当没有设定面积约束时， DC 会做最小限度的面积优化；若设定为 0 ，则 DC 会对面积做优化直到再继续 优化也没有大的效果，这样可以使得面积优化最小，但运行时间较长。 ? 可用命令 report_area 报告面积。 33 时序例外 ? 时序例外有以下几种： 1.False paths 。用 set_false_path 来设定路径使得 DC 不对其进行时序分析 ，移除该路径上的时序约束。通常异步电路的时钟之间、逻辑上不存在的 路径等上设定为 falst path 2.Minimum and maximum path delay value 。我们使用命令 set_max_delay 和 set_min_delay 来覆盖默认的用于 setup 和 hold 约束的 最大 / 最小延迟。 3.Multicycle paths 。由于 DC 默认的是单周期，有时某些路径可能需要多个 周期的时间才能到达，如在两个寄存器之间进行乘法操作可能需要多个周 期才能完成，这时用命令 set_muticycle_path 来设定多周期路径，以满 足时序要求。同时要注意 setup check 和 hold check 的设定。 34 综合策略的选择 ? 综合的策略有两种：自顶向下和自底向上。 1. 自顶向下（ top-down ）：在 top-down 的综合方案中，顶层模块和它的所有 子模块放在一起优化，所有的限制条件和电路工作环境一般也都是针对顶层 模块设置的，因此，这种综合方案能够自动将模块之间的连接和依赖关系考 虑到综合中去，从而优化综合结果。但是，这种方法对于一个规模比较大的 电路显然不适合，因为在综合的过程中，所有的模块必须同时存在于存储区 中，而且运行时间也会比较长。 2. 自底向上（ bottom-up ）：即分而治之的解决方法。从最底层模块开始综 合优化，必须对所有底层子模块施加限制条件并且需要单独优化，这个过程 一直延续到顶层模块。其中每一个子模块综合完成之后，直接将该模块集成 到它的上一级中和上一级的其他模块一起优化，而且一般使用 set_dont_touch 命令让 DC 不再改变该子模块的结构。使用这种方法进行优化 的优点是当工作站的处理能力不足时，可以分别进行子模块的优化，而不需 要将所有的模块都放到存储区中，这种做法的缺点是只能在子模块内部进行 优化，无法考虑到模块周围的环境而将子模块和其他的模块一起优化。 35 设计优化 ? 采用命令 compile 或 compile_ultra 来启动 DC 综合和优化的进程。 DC 提供许 多选项来设定进行何种综合。 ? compile_ultra 命令具有强大的功能，使用该命令可以得到更好的延迟质量， 特别适用于高性能的算术电路优化。该命令包含了以时间为中心的优化算法 。 compile_ultra 命令主要的开关选项有： -scan ＃做可测性设计编辑，加入扫描链 -no_autoungroup ＃关掉自动取消划分特性 -no_boundary_oprimization ＃不作边界优化