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数字后端简要流程 HDL代码逻辑综合布局布线形式验证综合的定义逻辑综合：决定设计电路逻辑门之间的相互连接。逻辑综合的目的：决定电路门级结构，寻求时序、面积和功耗的平衡，增强电路的测试性。逻辑综合的过程（constraint_driven） ： Synthesis = Translation + Logic Optimization + Mapping 首先，综合工具分析HDL代码，用一种模型(GTECH) ，对HDL进行映射，这个模型是与技术库无关的，也不包含Timing和Load信息； 然后，在设计者的控制下，对这个模型进行逻辑优化； 最后一步，进行逻辑映射和门级优化，将逻辑根据约束，映射为专门的技术目标单元库（target cell library）中的cell，形成了综合后的网表。综合环境初始化初始化设计环境，技术库文件及其它设计环境设置。search_path：指明文件的位置。target_library：既技术库，由生产厂家提供，该库中的cells，用于逻辑映射。Target library的文件名应包含在Link library的文件清单中，用于读取门级网表。link_library：该库中的cells，DC无法进行映射，例如：RAM，ROM及Pad，在RTL设计中，这些cells以实例化的方式引用。symbol_library：该库文件包含技术库中cells的图形表