FPGA中地PLL锁相环[汇编].pdfVIP

实用标准文案 Cyclone 系列 FPGA具有锁相环（ PLL）和全局时钟网络， PLL 具有时钟的倍频、分频、相位 偏移、可编程占空比和外部时钟输出。 每一个 Cyclone 的 FPGA包括多达两个的 PLL，如下表所示： 下面用实例的方式说明 PLL 的用法； 通常的接口如下表，作用 实验要求： （1）开发板的频率为 50Mhz。将其倍频为 100Mhz，和 200Mhz，并且仿真运行。 （2 ）将倍频后频率输出在开发板上 LED上观察两个灯 实验步骤： （1）建立一个工程，工程名为 PLL_prj; （2 ） 新建一个 verilog 文件，开始代码的编写； module PLL_prj(clk, rst_n, clkc0, clkc1); input clk; // 时钟输入 (50M) input rst_n; // 复位 wire clkc0; //100M wire clkc1; // 200M wire locked; // 检测是否有效 endmodule