Aptix-System Explorer设计档案规范说明.pdf

Aptix-System Explorer設計檔案規範說明 本文件旨在說明 Aptix-System Explorer設計檔案 (design files)之基本資訊，請向 CIC申請該項服務者詳細閱讀。第一節 「設計檔案規範」敘述設計檔案的結構以 及其注意重點，請使用者務必遵循這些規範來撰寫各位的設計檔案；第二節 「參 考範例」提供一設計檔案之實際範例，以供各位參考。 一、設計檔案規範(Design File Guideline) ： 使用 CIC所提供之 Aptix-System Explorer MP4CF服務時，使用者所上傳之設計 檔案需遵守一定的格式。 在目前 CIC的規劃下，當使用 Aptix-System Explorer 來進行In-Circuit emulation flow時，使用者可將設計之電路放在 MP4CF的 FPGA模組內，若電路設計過大， 可由幾顆 FPGA 一起來完成該電路並進行快速雛型硬體仿真 (emulation) 。雛型硬 體仿真時，可經由 Agilent 16702B 邏輯分析儀請參考( 16702B 使用手冊的) PatternGen模組來送入測試訊號，並由邏輯分析儀模組來量取仿實體電路之反應 訊號。 當電路設計尚 未成熟，僅有部分模組已完成電路實體設計，其餘模組仍為行為描 述、不可合成之階段時，或是電路設計過大，MP4CF 之 FPGA模組無法完全容 納，而需要以模組為單位進行電路測試時，可以使用 MVP flow(Module Verification Platform)之 HW/SW 協同驗證功能來先行驗證部分模組的功能。接下 來，本文將以上兩種狀況整合，統一分成「軟體模擬設計區塊」及「硬體模擬設 計區塊」以方便說明。 使用 MVP flow 來加速模擬時，使用者需自行將電路設計的 HDL 程式區分 (partition)為軟體模擬及硬體模擬兩大設計區塊。其中軟體模擬設計區塊的 HDL code在 MP4CF 平台中會在 SunBlade 1000請參考( Aptix-System Explorer硬體資 料文件) 主機上以處理器軟體運算的方式來模擬這設計區塊中的訊號 ；而硬體模 擬設計區塊則經過合成、程式化的動作，下載到FPGA內以硬體計算的方式進行 模擬，以減輕主機計算的負載；這兩者之間的訊號則經由 MVP 之硬體模組作為 溝通介面 ，如下圖一所示 。 /hzhzhz 圖一 、透由 MVP作 HW/SW 協同加速模擬示意圖 由 以上可知，emulation flow時，只有用到 MP4CF的硬體模擬功能。因為與 MVP flow在同一個平台架構上，所以也可套用 MVP的資源，由 SunBlade 1000灌送 測試訊號進行驗證，並與 emulation flow的結果互相比對參考，所以 emulation flow 所使用的檔案結構是 MVP flow檔案結構的子集合。故以下僅針對 MVP flow的 檔案結構進行說明。 如前段所述，MVP flow設計檔案結構如圖二所示。圖二中 S1.v 、S2.v… 、Sn.v 代表使用者對設計區分出的軟體模擬部分的設計 子區塊 ，若是emulation flow則 無這部分區塊。圖二中 F1.v 、F2.v …、Fn.v則代表使用者對設計區分出的硬體模 擬部分的設計子區塊，這些硬體設計子區塊在Aptix-System Explorer硬體平台上 對應到各個Xilinx FPGA模組，而 FPGA模組間的連線則是由 FPIC 來控制請參( 考 Aptix-System Explorer硬體資料文件 ) 。 使用者必須提供各硬體模擬子區塊間的連線關係，以便規劃 FPIC的功能，完成 整個硬體模擬區塊，才以與 MVP 介面與軟體模擬區塊溝通。圖二中的 Exp_Top.v 檔即為 F1.v 到 Fn.v所代表 FPGA 模組連線關係的 HDL 程式碼。使用者在 Aptix-System Explorer中也可使用硬體模組 (如 ARM922T 模組及記憶體模組) ， 這些硬體模組也是經由 FPIC 來進