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第8章 门电路与组合逻辑电路8..3.4加法器≥1CiAi=1AiBi∑SiBi=1CICOCi?1SiCiCi?1（b）逻辑符号（a）逻辑图8.3.14 全加器8.3 组合逻辑电路数据选择器组合逻辑电路的分析与设计编码器译码器加法器1．全加器 全加器能把本位两个加数Ai 、 Bi 和来自低位的进位Ci-1三者相加，得到本位和Si和该位向前的进位信号Ci ，其逻辑电路和逻辑图形符号如图8.3.14(a)、(b)所示。其真值表见8.3.9。表8.3.9 全加器真值表输 入输 出AiBiCi-1SiCi000000011001010011011001010100110011111116 15 14 13 12 11 10 9+UCCB3A3S3A4B4S4COS3S2S1S0CO74LS283CI74LS283A3A2A1A0B3B2B1B0S2B2A2C1A1B1CI GND1 2 3 4 5 6 7 8（b）逻辑符号（a）引脚排列图 图8.3.15 四位二进制加法器74LS2838.3 组合逻辑电路数据选择器组合逻辑电路的分析与设计编码器译码器加法器2．多位加法器 全加器可以实现两个1位二进制数的相加，多个全加器的级联就可以实现多位加法运算。图8.3.15是集成4位二进制加法器74LS283的引脚排列图和逻辑符号。该电路中只要分别接上4位二进制的被加数A和加数B，并在最低位输入数处CI为0，则在S3、S2、S1、S0可得到4位二进制数的和数，并由CO得到向高位的进位数。C7S7S6S5S4S3S2S1S0S3S2S1S0S3S2S1S0CO74LS283(2)CI CO74LS283(1)CI0A3A2A1A0B3B2B1B0A3A2A1A0B3B2B1B0A7A6A5A4B7B6B5B4A3A2A1A0B3B2B1B0图8.3.16 2片742LS83组成的8位二进制数加法电路图8.3 组合逻辑电路数据选择器组合逻辑电路的分析与设计编码器译码器加法器若要进行两个八位二进制数的加法运算，可用两片74LS283构成，其电路如图8.3.16所示。电路连接时，将低四位集成芯片的CI＝0，低四位的CO进位接到高四位的CI端。两个二进制数A、B分别从低位到高位依次接到相应的输入端，最后的运算结果为C7S7S6S5S4S3S2S1S0。