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FPGA静态时序分析 1 课程安排 • 静态时序分析基本概念 • 寄存器的基本参数 • 时钟参数满足的条件 • 实例：电路的时序分析方法 2 课程安排 • 静态时序分析基本概念 • 寄存器的基本参数 • 时钟参数满足的条件 • 实例：电路的时序分析方法 3 时序分析概念 • 时序分析的目的 对设计进行时序的检查与分析 • 为何要进行时序分析？ 器件本身固有延时 互连线的延时 时序分析的目的 • 电路的正常工作依赖于电路工作的快慢，即电路 的时序特征 • 时序分析可以在芯片设计阶段，为设计者提供电 路的时序特征。 • 时序分析可以为电路的正常工作提供时序保证。 它可以完成对电压、温度、工艺等参数的分析。 5 怎么办？ • 功能是否可以和时序分开？ • 关心信号变化发生的时刻，而不是信号如何发 生变化。 6 时序分析的类型 • 静态时序分析 – Static Timing Analysis 套用特定的时序模型，针对特定电路分析其是否违反设计者给 定的时序限制。STA是一种穷尽分析方法,用以衡量电路性能。它 提取整个电路的所有时序路径,通过计算信号沿在路径上的延迟 传播找出违背时序约束的错误,主要是检查建立时间和保持时间 是否满足要求,而它们又分别通过对最大路径延迟和最小路径延 迟的分析得到。静态时序分析的方法不依赖于激励,且可以穷尽 所有路径,运行速度很快,占用内存很少 • 动态时序分析 – Dynamic Timing Analysis 主要指的是门级仿真，这种方法主要应用在异步逻辑、多周期路 径、错误路径的验证, 根据输入信号的向量进行动态的时序验证 ， 7 静态时序分析的模型 • 电路是同步运行的。 • 电路被触发器分割。 触发器 组合电路 触发器 8 基本原理 • 不考虑长时间的仿真序列 • 将信号的各种变化“ 折叠”到一个时钟周期 • 寻找信号最晚进入稳定的时刻 • 寻找信号最早脱离稳定的时刻 • 通过电路在极端情况下的分析保证电路在各种情况下 都可以正常工作 • “静态”相对于“动态”是指没有仿真。 9 静态时序分析 • 定义：在不模拟的条件下，计算电路是否符合 时延约束。 • 步骤： • 设计分解为一系列的时延路径 • 每一条路径都计算延时 • 检查所有的路径 10 静态时序分析的对象 分析的路径 • 时钟分析 • 寄存器的建立/保持时序分析 • 输入输出延时 • 节点与节点间的延时 • 不同厂家的器件的分析路径会略有不同 11 进行时序约束 • 非常重要 !! • 对设计有决定性的影响 • 用时序约束来为设计详细指定所有的时序需求