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8 位16 进制频率计设计 1、 实验 目的 设计8 位16 进制频率计，学习较复杂的数字系统设计方法。 2 、 实验原理 根据频率的定义和频率测量的基本原理，测定信号的频率必须有一 个脉宽为1的输入信号脉冲计数允许的信号；1秒计数结束后，计数值被 锁入锁存器，计数器清0 ，为下一测频计数周期作好准备。测频控制信 号可以由一个独立的发生器来产生。 3 、 实验内容 1、 分别仿真测试模块例 7-1、例 7-2 和例 7-3，再结合例 7-4 完成 频率计的完整设计和硬件实现，并给出其测频时序波形及其分 析。建议选实验电路模式5；8个数码管以16进制形式显示测频 输出；待测频率输入FIN 由clock0 输入，频率可选 4Hz 、 256HZ 、3Hz...50MHz 等；1HZ 测频控制信号 CLK 1HZ 可由 clock2 输入(用跳线选 1Hz) 。 注意：这是8个数码管的测频显示值是16进制的。 2 、 参考实验二的程序，将频率计改为8位10进制频率计，注意此 设计电路的计数器必须是8个四位的10进制计数器，而不是一 个。此外注意在测频速度上给予优化。 3 、 实验报告：给出频率计设计的完整报告。 4 、 实验程序 1、测频控制电路程序： LIBRARY IEEE ;--测频控制电路 USE IEEE.STD_LOGIC_1164.ALL ; USE IEEE.STD_LOGIC_UNSIGNED.ALL ; ENTITY FTCTRL IS PORT (CLKK : IN STD_LOGIC ; --1HZ CNT_EN : OUT STD_LOGIC ; --计数器时钟使能 RST_CNT : OUT STD_LOGIC ;--计数器至0 Load: OUT STD_LOGIC) ;--输出锁存信号 END FTCTRL ; ARCHITECTURE behav OF FTCTRL IS SIGNAL Div2CLK :STD_LOGIC ; BEGIN PROCESS (CLKK) BEGIN IF CLKKEVENT AND CLKK 1 THEN --1HZ时钟2分频 Div2CLK NOT Div2CLK ; END IF ; END PROCESS ; PROCESS (CLKK,Div2CLK) BEGIN IF CLKK 0 AND Div2CLK 0 THEN RST_CNT 1;--产生 计数器清零信号 ELSE RST_CNT 0;END IF ; END PROCESS ; Load NOT Div2CLK ; CNT_EN Div2CLK ; END behav ; 2、32位锁存器程序： LIBRARY IEEE ;--32位锁存器 USE IEEE.STD_LOGIC_1164.ALL ; ENTITY REG32B IS PORT (LK :IN STD_LOGIC ; DIN :IN STD_LOGIC_VECTOR (31 DOWNTO 0) ; DOUT :OUT STD_LOGIC_VECTOR (31 DOWNTO 0)) ; END REG32B ; ARCHITECTURE behav OF REG32B IS BEGIN PROCESS (LK,DIN) BEGIN IF LKEVENT AND LK 1 THEN DOUT DIN ;