报告实验二++组合逻辑电路的设计与测试.ppt

实验二、组合逻辑电路的设计及测试 c * 实验内容： 1、设计用与非门及用 异或门、与门组成的半加器（74LS00、74LS86、74LS08） 2、设计一个一位全加器，要求用异或门、与门及或门组成（74LS86、74LS08、74LS32） 3、设计一位全加器，要求用与或非门实现（74LS51) c * 4、设计一个对两个两位无符号的二进制数进行比较的电路，根据第一个数是否大于、等于、小于第二个数，使相应的三个输出端中的一个输出为“1”，要求用与门、与非门及或非门实现（74LS08、74LS00、74LS20、74LS02） c * 实验预习要求 1、根据实验设计任务要求，建立输入、输出变量，列出真值表。 2、按实际选用逻辑门的类型，用逻辑代数和卡诺图化简两种方法求出简化的逻辑表达式 3、根据修改后的表达式，画出用标准器件构成的逻辑电路图，并标注管脚号。 4、写出完整设计过程;熟练使用仿真软件，并进行仿真（没学过仿真软件的专业，可以不仿真） 思考题：5、如何用最简单的方法验证与或非门的逻辑功能是否完好？ 思考题： 6、与或非门中，当某一组与端不用时，应如何处理？ c * 一、实验目的 掌握组合逻辑电路的设计与测试方法 c * 二、组合逻辑电路的设计流程 c * 三、实验设备与器件 1、电子技术实验箱 2、数字万用表 3、主要参考器件 74LS00×2、74LS20×3、74LS86、74LS08、74LS51×2、74LS32、74LS02 、74LS04 c * 四、实验内容 实验内容： 1、设计用与非门,以及用异或门、与门组成的半加器（74LS00、74LS86、74LS08） 2、设计一个一位全加器，要求用异或门、与门及或门组成（74LS86、74LS08、74LS32） 3、设计一位全加器，要求用与或非门实现（74LS51） c * 4、设计一个对两个两位无符号的二进制数进行比较的电路，根据第一个数是否大于、等于、小于第二个数，使相应的三个输出端中的一个输出为“1”，要求用与门、与非门及或非门实现（74LS08、74LS00、74LS20、74LS02） c * 设计原理： １、半加器：两个一位二进制相加，叫做半加，实现半加操作的电路叫半加器 。 ２、全加器：全加器是带进位的加法运算，即两个同位的加数和来自低位的进位三者相加，这种加法运算就是全加，实现全加运算的电路叫做全加器 c * 设计步骤： 一、半加器 1、列出半加器真值表 c * 2、写出并化简表达式（用与非门） c * 3、画出逻辑图 74LS00 c * 用异或门、与门组成的半加器 逻辑表达式： 逻辑图 74LS86 74LS08 c * 二、全加器 1、列出全加器真值表 c * 2、写出并化简表达式 c * 3、画出逻辑图 74LS86 74LS08 74LS32 c * c * c * c * c * c eeww eeww eeww eeww eeww eeww eeww eeww eeww eeww eeww eeww eeww eeww eeww eeww eeww eeww eeww eeww eeww eeww eeww eeww eeww eeww eeww eeww eeww eeww c eeww eeww eeww eeww eeww eeww eeww eeww eeww eeww eeww eeww eeww eeww eeww eeww eeww eeww eeww eeww eeww eeww eeww eeww eeww eeww eeww eeww eeww eeww eeww