计算机逻辑结构与基础课件：3_7用中规模集成逻辑设计时序逻辑电路new.pptVIP

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2020-10-07 发布于安徽
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计算机逻辑结构与基础课件：3_7用中规模集成逻辑设计时序逻辑电路new.ppt

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3.7 用中规模集成逻辑电路设计时序逻辑电路一个时序逻辑电路包含组合逻辑网络和存储单元两大部分，其中组合逻辑网络部分可用译码器、数据选择器或其他组合网络模块实现，而存储单元部分则用计数器、移位寄存器或通用寄存器等实现。对于简单状态图，其实现方法是：用计数器、移位寄存器或通用寄存器等实现状态循环，用译码器、数据选择器或其他门网络模块等实现电路的外输出和其他组合逻辑部分。数据寄存器可以实现同步时序逻辑的一般状态存储单元 3.8 可编程逻辑器件及其应用 3.8.1 CPLD简介 * 计数器可以实现同步时序逻辑的循环状态图移位寄存器可以实现判断转移、分支状态图 *