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计算机组成实验报告 计算机 66 熊鹏飞 2160500151 实验十 基于 MIPS指令集的 CPU设计 一、实验目的 综合运用 Verilog 进行复杂系统设计。 深刻理解计算机系统硬件原理。 二、实验内容 设计一个基于 MIPS指令集的 CPU。 CPU需要包含寄存器组、 RAM模块、 ALU模块、指令译码模块。 该 CPU能运行基本的汇编指令。 实现 cache ，流水线或其他现代 CPU的高级功能（加分项） 三、实验要求 分析各模块的的程序结构，画出其流程图。 单周期 CPU指的是一条指令的执行在一个时钟周期内完成， 然后开始下一条指令的执行， 即 一条指令用一个时钟周期完成。 电平从低到高变化的瞬间称为时钟上升沿， 两个相邻时钟上 升沿之间的时间间隔称为一个时钟周期。 CPU在处理指令时，一般需要经过以下几个步骤： (1) 取指令 (IF) ：根据程序计数器 PC中的指令地址，从存储器中取出一条指令，同时， PC 根据指令字长度自动递增产生下一条指令所需要的指令地址，但遇到“地址转移”指令时， 则控制器把“转移地址”送入 PC，当然得到的“地址”需要做些变换才送入 PC。 (2) 指令译码 (ID) ：对取指令操作中得到的指令进行分析并译码， 确定这条指令需要完成的 操作，从而产生相应的操作控制信号，用于驱动执行状态中的各种操作。 指令执行 (EX