数字电子技术 数字电子技术、逐次逼近型ADC 第五章第二节第二讲电子教材.doc

数/模和模/数转换 第二节 模拟－数字转换器（ADC） 第二讲 逐次逼近型ADC 逐次逼近型ADC是直接转换型ADC中最常见的一种，其基本转换过程是将大小不同的参考电压与采样-保持后的电压uI逐次进行比较，比较结果以相应的二进制代码表示。这个过程与天平称物很相似。 (a) 逐次逼近型ADC原理框图 （b）三位逐次逼近型A/D转换器 图5-8 逐次逼近型ADC 图5-8（a）所示为逐次逼近型ADC的原理结构框图。它由比较器C、D/A转换器、基准电压源UREF、逐次逼近型寄存器、控制逻辑电路及时钟信号源CP等部分组成；(b)为3位ADC的逻辑图，图中C为比较器，当uI≥uo时比较器的输出uC = 0；当uI＜uO时，uc=1。FFA、FFB、FFC组成了3位数码寄存器， FF1～FF5环形移位寄存器与G1～G9组成控制逻辑电路。其基本转换过程如下： 首先将数码寄存器FFA、FFB、FFC清0，将环形移位寄存器FF1～FF5状态置为Q1Q2Q3Q4Q5=10000。当控制信号uL=1时在时钟脉冲CP控制下完成模数转换。 第一个CP脉冲到达后，则数码寄存器的FFA(最高位MSB)被置1而FFB、FFC被置0。将QAQBQC = 100送至D/A转换器，并转换成相应的模拟信号电压uO，送到比较器C中，与输入的待转换模拟信号电压uI进行比较。若比较结果为uO＞uI，则比较器输出为逻辑高电平1，说明预置的数过大，应将寄存器最高位的1去除；若比较结果uO＜uI，则比较器输出为逻辑低电平0，说明预置数过小，应将寄存器最高位的1保留。同时，移位寄存器右移一位，变为Q1Q2Q3Q4Q5 = 01000状态。 第二个CP脉冲到达时， FFB被置1。若上次比较结果uC = 1，则FFA被清0；若上次比较结果uC= 0，则FFA的1状态保留。同时将移位寄存器右移一位，变为00100状态。 第三个CP脉冲到达时， FFC被置1。若上次比较结果uC = 1，则FFB被清0；若uC= 1，则FFB的1状态保留。同时将移位寄存器右移一位，变为00010状态。 第四个CP脉冲到达时，同样根据uC的状态决定FFC的1是否保留。这时FFA、FFB、FFC的状态就是所要的转换结果。同时，移位寄存器右移一位，使Q1Q2Q3Q4Q5 = 00001。由于Q5 = 1，因而FFA、FFB、FFC的状态通过门G6、G7、G8送到了输出端。 第五个CP脉冲到达后，移位寄存器右移一位，使Q1Q2Q3Q4Q5 = 10000，返回初始状态。同时，由于Q5 = 0，将门G6、G7、G8封锁，转换输出信号随之消失。 由此可见，三位ADC完成一次转换需要五个时钟脉冲周期的时间。如果输出为n位ADC，完成一次转换所需的时间为（n+2）个时钟脉冲周期。