杭电计组实验1-全加器设计实验.docVIP

杭州电子科技大学计算机学院 实验报告 实验项目：实验1-全加器设计实验 课程名称：计算机组成原理与系统结构课程设计 姓名：　　 学号： 同组姓名： 　　 学号： 　　 实验位置（机号）： 自己的笔记本 实验日期：　　　　　　 指导教师： 实验内容（算法、程序、步骤和方法） 实验目的 ，学习ISE工具软件的使用及仿真方法 学习FPGA程序的下载方法 熟悉Nexys3实验板 掌握运用Verilog HDL进行结构描述与建模的技巧和方法 掌握二进制全加器的原理和设计方法 实验仪器 ISE工具软件 三、步骤、方法 （1）启动Xilinx ISE软件，选择File-New Project,输入工程名，默认选择后，点击Next按钮，确认工程信息后点击Finish按钮，创建一个完整的工程。 （2）在工程管理区的任意位置右击，选择New Source命令。弹出New Source Wizard对话框，选择Verilog Module,并输入Verilog文件名shiyan1，点击Next按钮进入下一步，点击Finish完成创建。 （3）编辑程序源代码，然后编译，综合；选择Synthesize--XST项中的Check Syntax右击选择Run命令，并查看RTL视图；如果编译出错，则需要修改程序代码，直至正确。 （4）在工程管理区将View类型设置成Simulation，在任意位置右击，选择New Source命令，选择Verilog Test Fixture选项。输入文件名shiyan1_test，点击Next，点击Finish，完成。编写激励代码，观察仿真波形，如果验证逻辑有误，则修改代码，重新编译，仿真，直至正确。 （5）由于实验一并未链接实验板，所以后面的链接实验板的步骤此处没有。 操作过程及结果 操作过程 实验过程和描述： module shiyan1(A,B,C,F,Ci); input A,B,C; output F,Ci; wire A,B,C,F,Ci; wire S1,S2,S3; xor XU1(F,A,B,C), XU2(S1,A,B); and AU1(S2,A,B), AU2(S3,S1,C); or OU1(Ci,S2,S3); endmodule 仿真代码 module shiyan1_test; // Inputs reg A; reg B; reg C; // Outputs wire F; wire Ci; // Instantiate the Unit Under Test (UUT) shiyan1 uut ( .A(A), .B(B), .C(C), .F(F), .Ci(Ci) ); initial begin // Initialize Inputs A = 0; B = 0; C = 0; // Wait 100 ns for global reset to finish #100; // Add stimulus here A = 0;B = 0;C = 0; #100 A = 0;B = 0;C = 1; #100 A = 0;B = 1;C = 0; #100 A = 0;B = 1;C = 1; #100 A = 1;B = 0;C = 0; #100 A = 1;B = 0;C = 1; #100 A = 1;B = 1;C = 0; #100 A = 1;B = 1;C = 1; End RTL图 结果 思考题： （1）根据查看顶层模块RTL的最外层的输入输出接口，和实验指导书式（14.1）所示电路相比，该电路图的输入输出引脚和这个加法器的引脚图式是相符合的。 （2）尝试使用数据流描述方式实现FA module shiyan1(A,B,C,F,Ci); input A,B,C; output F,Ci; wire A,B,C,F,Ci; assign F=A^~B^~C; assign Ci=(AB)|((A|B)C); endmodule （3）在编写代码时，我对于结构描述方式建模和数据流描述方式建模都进行了编写，这两种描述方式掌握的还行，所以也没遇到什么太大的问题。 实验体会 在这个全加器设计实验中，我对数据流描述方法和结构描述方法有了更深的理解。这个实验本身并不难，所以我并没有遇到什么难题。 通过做这个全加器设计实验，我对ISE这个软件的运用更加熟练了，也对全加器这个概念有了更深层次的理解，增长了我的知识，强化了我的实践能力以及思考能力。 指导教师