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2013 年 子系 考 --考 21 号 56 --公共 409 一、填空 1. Verilog 的基本 元是 模 。它是由两部分 成，一部分 描述接口 ；另一部分 描述 功能 ，即定 入是如何影响 出的。 用 assign 描述的 句 我 一般称之 合 ，并且它 是属于 并行 句 ，即于 句的写次序无关。 而用 always 描述的 句 我 一般称之 合 或 序 ，并且它 是属于 串行 句 ，即于 句的 写有关。 3． 在 case 句中至少要有一条 default 句 . 已知 x=4’b1001,y=4 ’0110, x 的 4 位 4’b1111，而 y 的 4 位的 4’b0110 . 两个 程之 是 并行 句 。而在 Always 中的 句 是 序 句 。 二、 答 怎 理解在 程 句中，阻塞 句没有延 句 ？ 答： 是因 在 程 句中，有阻塞 句和非阻塞 句 两种，非阻塞 句是有延 的，而阻塞 句也是有延 的， 是因 因果系 都有延 ， 只是阻塞 句的延 比非阻塞 句的延 小于若干个数量 ，因此可 没有延 。 在 程中什么情况下 合 序 路？什么情况下 合 合 路？ 答：在 程中，只有当敏感信号是 沿触 （即上升沿或下降沿） ，此 合 序 路；而在 程中只有当敏感信号是 平沿触 ，此 合 合 路。 什么在 Verilog 言中，其 合只支持次数确定的循 ，而不支持次数不确定的循 ？答： 是因 ，在 Verilog 言中，它是 路 而 的一 言，它与高 言 不同， 若循 的次数不确定， 会 来不确定的延 ，而 在 路中是不允 存在的， 故 合只能支持次数确定的循 ，即 于一个具体的芯片，其延 只是一个定 。 4． Verilog HDL 言 行 路 方法有哪几种 ? 答：①自上而下的 方法（ Top-down ）；②自下而上的 方法（ Bottom-Up ） ③ 合 的方法。 5． specparam 句和 parameter 句在参数 明方面不同之 是什么 ? 答： 1.specparam 句只能在延 的格式 明 （ specify）中出 ，而 parameter 句 不能 再延 明 内出 。 2.由 specparam 句 行定 的参数只能是延 参数， 而由 parameter 句定 的参数可以是 任何数据 型的参数。 3.由 specparam 句定 的延 参数只能在延 明 内使用， 而由 parameter 句定 的参 数 可以在模 内（ parameter 句之后）的任何位置 明。 三、 ： 1、下列 示符哪些是合法的（ B ） A 、 $time B 、 _date C、 8sum D、 mux# 2、如果 网 型 量 明后未 ，起缺省 是（ D ） A 、 x B 、 1 C、 0 D 、 z 3、 网中的 被解 无符号数。在 句中， assign addr[3:0]=-3;addr 被 予的 是（ A ） A 、 4’b1101 B、 4’ b0011 C、 4’bxx11 D 、 4’ bzz11 4、 reg[7:0] mema[255:0] 正确的 是（ A ） A 、 mema[5]=3 ’ d0, B 、 8’ d0; C、 1’ b1; D 、 mema[5][3:0]=4 ’ d1 5 、在 code 模 中参数定 如下， top 模 中 d1 模 delay1 、 delay2 的 是 ( D) module code(x,y); module top; paramee delay1=1,delay2=1; ????? . １ ???????????? code #(1,5) d1(x1,y1); endmodule endmodule A 、（ 1,1） B 、（5,5） C、（ 5,1） D 、（ 1,5） 6、“ a=4’ b11001,b=4’ bx110” 出正确的运算 果（ B ） A 、 ab=0 B 、 ab=1 C 、 ba=x D 、 ba=x 7、 尺度定 timescale 10ns/100ps， 正确答案（ C） A 、 精度 10ns B、 位 100ps C、 精度 100ps D、 精度不确定 8 、 若 a=9, 行 $display( “ current value=%0b,a=%0d ” ,a,a) 正 确 示 （ B ） A 、 current value=1001,a=09 B 、 current vale