总线操作与时序.pptVIP

第七章 8086CPU的总线操作与时序 在第一个中断响应总线周期，处理器使地址/数据线处于高阻态，并从T2开始发出中断响应INTA且一直维持到T4开始，用来通知外设，处理器已响应中断请求INTR。 第七章 8086CPU的总线操作与时序 第二个中断响应总线周期仍从T2开始到T4发出INTA信号，在第二个总线周期的T2到T4周期间，数据总线上可以放置中断矢量，并且DEN为低电平，允许CPU读入数据总线上的中断矢量。 感谢观看 Thanks! 第七章 8086CPU的总线操作与时序 第七章 8086CPU的总线操作与时序 1.时序概念: 时钟周期(T状态周期) 机器周期(总线周期) 指令周期 空闲状态周期TI 等待周期Tw 2.典型总线周期 存储器及外设读写周期 中断响应周期 总线请求/响应周期 第七章 8086CPU的总线操作与时序 1. 有利于我们深入了解指令的执行过程 2. 有利于我们在编程时适当选用指令以缩短指令的存贮空间和指令执行时间 3. CPU与存贮器或I/O端口连接时，要考虑如何实现时序上的配合 4. 微型机用于实时控制时,必须估计或计算CPU完成操作所需时间,以便与控制过程配合 举例 第七章 8086CPU的总线操作与时序 1.时钟周期 (T状态周期Clock Cycle) T1 T2 T3 T4 7.1 时钟周期、总线周期和指令周期 微处理器内部操作的最基本时钟单元，宽度为时钟信号相邻两上升沿之间的时钟间隔。 第七章 8086CPU的总线操作与时序 2.机器周期(总线周期Bus Cycle) 微机处理器BIU与外部电路之间进行一次数据传送操作所占用的时间，包含若干个时钟周期。 T1 T2 T3 T4 TI T1 T2 T3 T4 总线周期 总线周期 地址 数据 地址 AD CLK 数据 第七章 8086CPU的总线操作与时序 3.指令周期(Instruction Cycle) 执行一条指令所需要的时间，由一至若干个机器周期组成。 第七章 8086CPU的总线操作与时序 7.2 系统的复位操作 8086CPU的RESET引脚是用于系统复位的，可完成系统复位和启动操作，复位时，CPU内部的寄存器状态为：标志寄存器FR、指令指针IP、段寄存器DS、SS、ES清零，指令队列清空，段寄存器CS置为FFFFH。实际上，除了CS外，所有内部寄存器都清零。启动后，从内存的FFFF0H开始执行程序，FFFF0H处一般存放一条无条件转移指令，转向系统程序的入口地址。 第七章 8086CPU的总线操作与时序 8086CPU复位时序图 至少四个时钟周期 CLK REST 内部REST 控制线 ALE、HLDA 地址线 第七章 8086CPU的总线操作与时序 7.3 总线操作与时序 Intel 8086微处理器采用总线复用操作方式8086的16位数据总线和地址总线的低16位是共用的，典型的总线周期如图 T1 T2 T3 T4 TI T1 T2 T3 T4 总线周期 总线周期 地址 数据 地址 AD CLK 数据 第七章 8086CPU的总线操作与时序 在没有插入等待时钟周期TW的情况下，总线周期由4个时钟周期组成，即图中T1、T2、T3、T4 在T1期间CPU把存储器或外设的地址放到总线上，这些地址信息由ALE控制锁存到地址锁存器中，以便使总线上可以传送数据信息。 T2期间分时复用的地址/数据总线处于高阻态，以便为读入或写出数据作准备。 在T3和T4期间，读或写的数据出现在总线上，以使完成读或写的操作。 第七章 8086CPU的总线操作与时序 等待周期TW： T1 T2 T3 TW 一个总线周期 数据输入 地址输出 T4 READY 地址总线 READY信号的定时波形 如果在T3周期结束之前，存储器或外设未准备好数据传送，就要启动输入CPU的READY线使之变低电平，从而在T3和T4之间插入一个或多个TW等待周期，直到READY变高，转入T4周期，完成读写操作。 第七章 8086CPU的总线操作与时序 空闲状态周期TI： 8086执行部件EU和总线接口部件BIU在一定程度上独立并行工作，只有当BIU为了填满指令队列或EU执行指令需要与外部交换数据时，申请一个总线周期，此时BIU才执行一个总线周期。因此在两个总线周期之间，可能会存在一些BIU空闲时钟周期。 第七章 8086CPU的总线操作与时序 一、8086读总线周期 T1 T2 T3 T4 一个总线周期 CLK A19~A16 S6~S3 A19/S6 ~ A16/S3 BHE/S7 DATA IN AD15 ~ AD0 ALE 低=I/O，高=M M/IO RD DT/R DEN A15~A0 举例 第七章 8086CPU的总线操作与时序 二、8086具