VHDL硬件描述语言与数字逻辑电路设计(第五版)全套教学课件.pptx

第1章 数字系统硬件设计概述;　　数字系统设计历来存在两个分支，即系统硬件设计和系统软件设计。同样，设计人员也因工作性质不同，可分成硬件设计人员和软件设计人员。他们各自从事自己的工作，很少涉足对方的领域，特别是软件设计人员更是如此。但是，随着计算机技术的发展和硬件描述语言(Hardware Description Language，HDL)的出现，这种界线已经被打破。数字系统的硬件构成及其行为完全可以用HDL来描述和仿真。这样，软件设计人员也同样可以借助HDL设计出符合要求的硬件系统。不仅如此，与传统的系统硬件设计方法相比，利用HDL来设计系统硬件具有许多突出的优点。它是硬件设计领域的一次变革，对系统的硬件设计将产生巨大的影响。本章将详细介绍这种硬件设计方法的变化情况。;1.1 传统的系统硬件设计方法;．　　(1) 采用自下至上(Bottom Up)的设计方法。　　自下至上的硬件电路设计方法的主要步骤是：根据系统对硬件的要求，详细编制技术规格书，并画出系统控制流图；然后根据技术规格书和系统控制流图，对系统的功能进行细化，合理地划分功能模块，并画出系统的功能框图；接着进行各功能模块的细化和电路设计；各功能模块的电路设计、调试完成后，将各功能模块的硬件电路连接起来再进行系统的调试；最后完成整个系统的硬件设计。　　自下至上的设计方法充分体现在各功能模块的电路设计中。下面以一个六进制计数器设计为例进行说明。;　　要设计一个六进制计数器，其方案是多种多样的，但是摆在设计者面前的一个首要问题是如何选择现有的逻辑元器件构成六进制计数器。设计六进制计数器首先从选择逻辑元器件开始。　　第一步，选择逻辑元器件。由数字电路的基本知识可知，可以用与非门、或非门、D触发器、JK触发器等基本逻辑元器件来构成一个计数器。设计者根据电路尽可能简单、价格合理、购买和使用方便等原则及各自的习惯来选择构成六进制计数器的元器件。本例中选择JK触发器和D触发器作为构成六进制计数器的主要元器件。;　　第二步，进行电路设计。假设六进制计数??采用约翰逊计数器。3个触发器连接应该产生8种状态，现在只使用6种状态，将其中的010和101两种状态禁止。这样六进制计数器的状态转移图如图1-1所示。　;;　　　从这个状态转移图中可以看到，在计数过程中计数器的3个触发器的状态是这样转移的：首先3个触发器的状态均为0，即Q2Q1Q0?=?000，以后每来一个计数脉冲，其状态变化情况为000→001→011→111→110→100→000→001→?…。在知道六进制计数器的状态变化规律以后，就可以列出每个触发器的前一状态和当前状态变化的状态表，如表1-1所示。;;　　从表1-1中可以发现，Q2当前状态的输出是Q1前一状态的输出，而Q1当前状态的输出就是Q0前一状态的输出。这样，若Q2和Q1采用D触发器，则只要将Q0输出端与D1触发器的D输入端相连接，将D1触发器的Q1输出端与D2触发器的D输入端相连接即可。Q0输出关系复杂一些，因此必须选用JK触发器，并且利用Q1、Q2输出作为约束条件，经组合逻辑电路作为D0的J和K输入。Q2、Q1输出和D0的J、K输入关系如表1-2所示。;;　　从表1-2中很容易写出以Q2、Q1为输入，以J、K为输出的两个真值表。该真值表实际上就是或非门的真值表和与门的真值表。将Q2、Q1分别连到或非门的输入端，将或非门的输出连到Q0的J输入端，再将Q2、Q1分别连接到与门的输入端，将与门的输出端与D0的K输入端相连，这样，一个六进制计数器的硬件电路设计就完成了，如图1-2所示。当然，触发器的时钟端应和计数脉冲端相连接，系统复位信号应和触发器的置“0”端相连接，这样就可以保证实际电路的正常工作。;;　　与六进制计数器模块设计一样，系统的其他模块也按此方法进行设计。在所有硬件模块设计完成以后，再将各模块连接起来，进行调试。如果有问题，则进行局部修改，直至整个系统调试完毕为止。　　由上述设计过程可以看到，系统硬件的设计是从选择具体元器件开始的，并用这些元器件进行逻辑电路设计，完成系统各独立功能模块的设计，然后将各功能模块连接起来，完成整个系统的硬件设计。上述过程从最底层开始设计，直至最高层设计完毕，故将这种设计方法称为自下至上的设计方法。;　　(2) 采用通用的逻辑元器件。　　在传统的硬件电路设计中，设计者总是根据系统的具体需要，选择市场上能买到的逻辑元器件来构成所要求的逻辑电路，从而完成系统的硬件设计。尽管随着微处理器的出现，在由微处理器及其相应硬件构成的系统中，许多系统的硬件功能可以用软件功能来实现，从而在较大程度上简化了系统硬件电路的设计，但是这种选择通用的元器件来构成系统硬件电路的方法并未改变。;　　(3