电子技术基础第6章触发器和时序逻辑电路.ppt

第6章 触发器和时序逻辑电路 6.1 概述 锁存器（Latch）和触发器（Flip-Flop）是大多数时序电路（Sequential Circuit）的基本构件。带有反馈的组合电路是构成锁存器和触发器的基础。通常可以认为锁存器由一级反馈环构成，其输出会随着输入信号的变化而同时发生变化，即新的输入信号在读入的同时，旧的存储信号即被取代。触发器一般由两级反馈环构成，其输出仅随控制输入或异步置位、复位输入信号的变化而发生变化，触发器可以在读入新的输入信号的同时读出旧的存储信号的状态。 6.2 锁存器和触发器6.2.1 基本R-S锁存器 6.2.2 同步R-S锁存器 6.2.3 D锁存器 6.2.4 主从J-K触发器 2. 工作原理 下面根据图6-7所示主从J-K触发器的电路结构和输入端的4种不同组合，阐述其工作原理。 （1）J=1、K=0时的情况。若Q=1，=0（Qm=1，m=0），使门G7封锁，门G7输出为1。门G8在K的作用下输出为1，则主锁存器保持原态，Q*m=Qm=1。当CP由1变为0后，从锁存器接收主锁存器的信息，也保持原态，Q* =Q=1。 若Q=0、=1并在CP=1期间，Q与K共同作用使门G8输出为1，门G7输出为0，主锁存器置1。当CP变为0后，从锁存器接收主锁存器信息变为1态，Q*=Q=1。 所以当J=1、K=0时，无论原态为0态或1态，在CP为1期间主锁存器置1，当CP变为0后从锁存器随着置1。 （2）J=0、K=1时的情况。同理可得，在CP为1期间主锁存器置0，当CP变为0后，从锁存器随着置0。 （3）J=K=0时的情况。门G7、G8被封锁，门G7、G8输出均为1，主锁存器在CP为1期间保持原态，在CP信号改变为0后，从锁存器也保持原态。 以上主从J-K触发器与主从R-S触发器的状态变化相同的。 （4）J=K=1时的情况。这在主从R-S触发器中是不允许的，在这种情况下，若Q=0、=1，门G8在Q的作用下被封锁，其输出为1，在CP=1时，门G7输出为0，主锁存器置1，CP=0后从锁存器也跟着置1，Q*=1。 6.2.5 T触发器6.2.6 维持阻塞D触发器6.2.7 集成触发器 6.3 时序逻辑电路的分析与设计6.3.1 概述 6.3.2 时序逻辑电路的分析 时序电路的分析就是分析时序电路的状态变化过程和输出与输入的关系，从而弄清楚电路的逻辑功能。描述时序电路的逻辑功能可以用状态转移/输出表，也可以以用状态转移/输出图，或者用精炼的文字叙述。时序电路的分析步骤可以大致归纳如下： （1）根据给定电路确定触发器的控制输入方程和所研究电路的外输出方程。 （2）根据所求的控制输入方程和触发器特征方程，求触发器的新状态方程。 （3）列状态转移/输出表。利用n时刻的已知输入和触发器n 时刻状态，求n时刻输出和触发器n+1时刻的新状态，然后将新状态和输出与外输入、激励输入、原状态一一对应列成状态转移/输出真值表（又称为激励/转移表），再将状态转移/输出真值表进一步转换为不包含激励输入的状态转移/输出表，简称状态表。 （4）画出状态转移/输出图，简称状态图。 （5）画波形图，目的是为了分析时序电路逻辑功能，更重要的是为了在实验过程中观察电路是否正常工作。 （6）用精炼的语言阐明电路逻辑功能。 6.3.3 时钟同步状态机的设计 时序电路的设计就是已知命题，要求设计出完成该命题的电路，其过程恰好与时序电路分析相反。时钟同步状态机的设计过程大致可以分为下面几个步骤。 （1）根据题目的逻辑要求，画出原始的状态转移/输出图，构造状态转移/输出表。 （2）状态化简。在第一步所得到的状态图中可能会有多余状态（有时也叫冗余状态）。设计过程中必须去掉这些多余状态，因为它直接关系到电路的繁简。 （3）进行状态分配，建立状态转移/输出表。根据得到的最简状态图中所需的电路状态，确定触发器的个数。 （4）触发器选型，求出电路的状态方程、激励方程和输出方程。同一个状态转移/输出图若采用不同的触发器实现，往往需要的辅助器件是不一样的，原则上应使辅助器件最少。（5）检查电路的自启动性。根据得出的方程式，检查电路能否自启动。如果不能自启动，则需要采取措施加以解决。一种解决方法是在电路开始工作时通过预置初态的方法，将电路的状态置成有效状态循环中的某一种；另一种解决方法是通过修改逻辑设计加以解决。 （6）画逻辑电路图。根据前面求出的能够自启动的输出函数表达式和激励方程，画出逻辑电路图，必要时要画出工作波形图。 6.4 寄存器和移位寄存器 寄存器用于寄存一组二进制代码。因为一个锁存器或触发器能存储1位二进制代码，所以用N个锁存器或触发器组成的寄存器能存储一组二进制码。对寄存器中的锁存器或触发器只要求可以置1或置0即可。