数控分频器的VHDL设计.pdf

广州大学学生实验报告 设计原理：本程序设计的主要思路是，设计一个单向计数器，从预置数 D （起点）开始计数，计数到设定 的最大值（0XFF ），输出信号POUT 取反，与此同时，计数器回归到预置数起点D 继续计数，继续计数到 实验室： 电子信息楼 317EDA 2017 年 11 月 1 日 最大值后，POUT 再次取反，如此往复，产生了一个原始时钟信号的分频信号 POUT ，频率为 f clk 年级、专 电信 f (Hz ) 学院 机电学院 业、班 151 姓名 苏伟强 学号 1507400051 0XFF −D 实验课 P_SEG 的功能：P_SEG 部分负责从计数起点D ，在每一次时钟的上升沿往上计数，并且在计数到OXFF 的 可编程逻辑器件及硬件描述语言实验 成绩 程名称 时候产生一个信号FULL=1 ，传递到P_DIV 进行动作处理。 实验项 目名称 实验6 数控分频器的VHDL 设计 指导老师 秦剑 P_DIV 的功能：P_DIV 的触发信号是FULL=0 到FULL=1 的上升沿跳变，意思就是说，当计数到TOP 值的 时候，P_DIV 会产生动作，具体的动作是将电平CNT2 取反，然后赋值给输出FOUT ，使得输出也取反。 一实验目的 可以看到随着计数不断从起点计数到满值，在满值的时候对输出电平进行取反，可以得到一个占空比为50% f clk a) 学习数控分频器的设计、分析和测试方法； 的方波信号，该信号的频率是f 0XFF −D (Hz ) 二实验原理 b) 如图2 是程序的仿真波形图 a) 数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比。 三实验设备 a) EDA 实验箱，示波器 图2 四实验内容和结果 可以看到随着计数起点D 的升高，计数到最大值O