十六位运算器ALU实验报告.docxVIP

学生实验报告 实验名称 用Verilog HDL语句实现16位运算器的功能 实验日期 2013年10月19 学号 2012551212 姓名 李超 班级 12计算机科学与技术一班 实验目的与要求 1、了解运算器的组成结构；? 2、掌握算术逻辑运算器的工作原理；? 3、掌握简单运算器的数据传送通道 4、掌握用Verilog HDL实现16位简单运算器的设计 二、实验原理 74LS181的逻辑功能表 图中，S0到S3是四个控制端，用于选择进行何种运算。M用于控制ALU进行算术运算还是逻辑运算。 当M=0时，M对进位信号没有任何影响，Fi值与操作数Ai，Bi以及地位向本位进位Cn+1有关，所以M=0时进行算术运算。操作数用补码表示，“加”只算术加，运算时考虑进位；“+”指逻辑加，不考虑进位；减法运算时，减法取反码运算后用加法器实现，结果输出为A减B减1在最末位产生一个强迫进位（加1），以得到A减B的结果。 当M=1时，封锁了各位的进位输出Cn+i=0，因此各位的运算结果Fi仅与操作数Ai，Bi有关，此时进行逻辑运算。 实验内容与步骤 1.根据书85面的逻辑功能表编写Verilog HDL语句，编译，仿真等步骤。 实验代码 SN74181： module sn74181(A,B,S,Cn,M,F,C); parameter bit_width=4;