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EDA考试题题库及答案 一、选择题 1. 一个项目的输入输出端口是定义在 (A) A、实体中； B、结构体中； C、任何位置； D、进程中。 2.QuartusII 中编译 VHDL源程序时要求 (C) A、文件名和实体可以不同名； B、文件名和实体名无关； C、文件名和实体名要相同； D、不确定。 3.VHDL语言中变量定义的位置是 (D) A、实体中中任何位置； B、实体中特定位置； C、结构体中任何位置； D、结构体中特定位置。 4. 可以不必声明而直接引用的数据类型是 (C) A、STD_LOGIC； B、STD_LOGIC_VECTOR； C、BIT； D、ARRAY。 5. 大规模可编程器件主要有 FPGA、CPLD两类，下列对 FPGA结构 与工作原理的描述中，正确的是 (C) A、FPGA全称为复杂可编程逻辑器件； B、FPGA是基于乘积项结构的可编程逻辑器件； C、基于 SRAM的 FPGA器件，在每次上电后必须进行一次配置； D、在 Altera 公司生产的器件中， MAX7000系列属 FPGA结构。 6. 下面不属于顺序语句的是 (C) A、IF 语句； B、LOOP语句； C、PROCESS语句； D、CASE语句。 7.VHDL语言是一种结构化设计语言；一个设计实体（电路模块） 包括实体与结构体两部分，实体体描述的是 (A) A、器件外部特性； B、器件的内部功能； C、器件的综合约束； D、器件外部特性与内部功能。 8. 进程中的信号赋值语句，其信号更新是 (C) A、按顺序完成； B、比变量更快完成； C、在进程的最后完成； D、都不对。 9. 在 EDA工具中，能完成在目标系统器件上布局布线软件称为 (C) A、仿真器 B、综合器 C、适配器 D、下载器 10.VHDL常用的库是 (A) A、IEEE； B、STD； C、WORK； D、PACKAGE。 11. 在 VHDL中，用语句( D) 表示 clock 的下降沿。 A、clockEVENT ； B、clockEVENT AND clock=1 ； C、clock=0 ； D、clockEVENT AND clock=0 。 12. 请指出 Altera Cyclone 系列中的 EP1C6Q240C8这个器件是属 于(C) A、ROM； B、CPLD； C、FPGA； D、GAL。 13. 综合是 EDA设计流程的关键步骤，综合就是把抽象设计层次 中的一种表示转化成另一种表示的过程； 在下面对综合的描述中 ( D)是错误的。 A、综合就是将电路的高级语言转化成低级的，可与 FPGA/ CPLD 的基本结构 相映射的网表文件； B、为实现系统的速度、面积、性能的要求，需要对综合加以约 束，称为综合 约束； C、综合可理解为，将软件描述与给定的硬件结构用电路网表文 件表示的映射 过程，并且这种映射关系不是唯一的； D、综合是纯软件的转换过程，与器件硬件结构无关。 14. 描述项目具有逻辑功能的是 (B) A、实体； B、结构体； C、配置； D、进程。 15. 关键字 ARCHITECTURE定义的是 (A) A、结构体； B、进程； C、实体； D、配置。 16.1987 标准的 VHDL语言对大小写是 (D) A、敏感的； B、只能