EDA实验报告二一位全加器的设计.docVIP

试验二：一位全加器设计 一、试验目标 1、了解和学习Quartus II 7.2软件设计平台。 2、了解EDA设计过程。 3、经过实例，学习和掌握Quartus II 7.2平台下文本输入法。 4、学习和掌握全加器设计原理。 5、初步掌握该试验软件仿真过程。 二、试验仪器 PC机，操作系统为Windows7，本课程所用系统均为Windows7（下同），Quartus II 7.2设计平台。 试验步骤 创建工程，在File菜单中选择New Project Wizard，弹出对话框 以下图所表示 在这个窗口中第一行为工程保留路径，第二行为工程名，第三行为顶层文件实体名，和工程名一样。 2、新建设计文本文件，在file中选择new，出现以下对话框： 选择VHDL File 点击OK。 文本输入，在文本中输入以下程序代码： library ieee; use ieee.std_logic_1164.all; ENTITY xor31 is port (a,b,cin:in std_logic; sum:out std_logic); end xor31; ARCHITECTURE d1 OF xor31 is begin sum=a xor b xor cin; end d1; library ieee; use ieee.std_logic_1164.all; ENTITY and21 is port (a,b:in std_logic; c:out std_logic); end and21; ARCHITECTURE d2 OF and21 is begin c=a and b; end d2; library ieee; use ieee.std_logic_1164.all; ENTITY or31 is port (s1,s2,s3:in std_logic; y:out std_logic); end or31; ARCHITECTURE d3 OF or31 is begin y=s1 or s2 or s3; end d3; library ieee; use ieee.std_logic_1164.all; ENTITY f_adder1 is port (a,b,cin:in std_logic; cout,sum:out std_logic); end f_adder1; ARCHITECTURE bhv OF f_adder1 is component and21 is port(a,b:in std_logic; c:out std_logic); end component; component xor31 is port(a,b,cin:in std_logic; sum:out std_logic); end component; component or31 is port(s1,s2,s3:in std_logic; y:out std_logic); end component; signal s1,s2,s3:std_logic; begin u1:xor31 port map(a,b,cin,sum); u2:and21 port map(a,b,s1); u3:and21 port map(b,cin,s2); u4:and21 port map(a,cin,s3); u5:or31 port map(s1,s2,s3,cout); end bhv; 然后保留到工程中，结果以下图所表示： 4、编译，假如有多个文件要把这个文件设为目前顶层实体，这么软件编译时就只编译这个文件。点击 projet-Set as Top-level EntityCtrl+Shift+J 接下来进行编译，点击processing-Start Compilation ，见下 5、仿真验证，打开波形编辑器，新建一个波形仿真文件，以下图： 然后选择菜单“View”→ “Utility”→“Node Finder”出现以下对话框，在“Filter”中选择“Pins：all”，再点击“List”即在下边“Node Found”框中出现本设计项目中全部端口引脚列表，从端口列表中选择所需要，并逐一拖到波形编辑器窗口中。 接下来编辑输入信号波形，以下图所表示： 设置仿真时间区域，选择菜单“Edit” →“End Time”… 然后将编辑好信号波形保留