第17部分简化的RISCCPU设计方案-精选.pptVIP

第17章 简化的RISC_CPU设计;17.1 什么是CPU;CPU的基本功能： 取指令-地址与控制信号 分析指令-即指令译码，操作和操作控制信号 执行指令-操作控制信号作用于各部件;CPU的内部结构： 算术逻辑运算单元（ALU） 累加器 程序计数器 指令寄存器和译码器 时序和控制部件;;;;助记符 操作码 功能 HLT 3b000 暂停 SKZ 3‘b001 累加器为零转移ADD 3’b010 加 ANDD 3‘b011 与 XORR 3‘b100 或 LDA 3‘b101 取数 STO 3‘b110 存数 JMP 3‘b111 转移;CPU的基本功能： 取指令-地址与控制信号 分析指令-即指令译码，操作和操作控制信号 执行指令-操作控制信号作用于各部件;CPU的内部结构： 算术逻辑运算单元（ALU） 累加器 程序计数器 指令寄存器和译码器 时序和控制部件;;;;;;17.3.1 时钟发生器;状态转移图 ; //-------clk_gen.v-------- `timescale 1ns/1ns module clk_gen(clk,reset,fetch,alu_ena); input clk, reset; output fetch, alu_ena; wire clk, reset; reg fetch, alu_ena; reg [7:0]state; parameter S1=8 S2=8 S3=8 S4=8 S5=8 S6=8 S7=8 S8=8 idle=8; always (posedge clk) if(reset) begin fetch=0; alu_ena=0; state=idle; end else begin case (state) … … … … default:state=idle; endcase end;17.3.2 指令寄存器; `timescale 1ns/1ns module register(opc_iraddr,data,ena,clk,rst); output [15:0]opc_iraddr; input [7:0]data; input ena,clk,rst; reg [15:0]opc_iraddr; reg state; always (posedge clk) begin if (rst) begin opc_iraddr=16b0000_0000_0000_0000; state=1b0; end else;17.3.3 累加器; module accum(accum,data,ena,clk,rst); output [7:0]accum; input [7:0]data; input ena,clk,rst; reg [7:0]accum; always (posedge clk) begin if(rst) accum=8b0000_0000;