计算机体系结构第3章答案 二进制与逻辑电路.docVIP

解： (1) [-(263-1), 263-1]和[-263, 263-1] (2) -231 解： (1) 0x7ff0000=0,0000 1111,111 1111 0000 0000 0000 0000=(1.1111111)2*2(15-127)= 3.8368135610839464260099560574934e-34 0xbe400000=1,0111 1100,100 0000 0000 0000 0000=-(1.1)2*2(124-127)=-0.1875 0xff800000=1,1111 1111,000 0000 0000 0000 0000=-∞ (2) 0x4035000000000000=0,10000000011,0101000000000000000000000000000000000000 000000000000=(1.0101)2*2(1027-1023)=21 0x8008000000000000 = 1,00000000000,1000000000000000000000000000000000000000 000000000000=-(0.1)2*2-1022=-2-1023 (3) -100.0=-(1.100100)2*26=0b110010000000000000000000=0xc2c80000 0.25=(1.0)*2-2=0b000000000000000000000000=0x3e800000; (4) 1024.0=(1.0)*210=0x4090000000000000 0.25=(1.0)*2-2=0x3fd0000000000000 解： AB|CD=～(～(AB)～(CD))，两级与非门的逻辑 解： FO4延迟=本征延迟+负载延迟=0.023+4.5*((0.0036+0.0044)*4)=0.167ns 解： 时钟的延迟： CK?C： 1+1=2ns CK?CN：1+0.5+0.5=2ns 通过分析电路行为可知这是一个下降沿触发的D触发器。 建立时间指的是在时钟信号到达CK端之前，将触发器内部N1及N2状态改变并稳定为与D端数据相符所需的时间。这样，D端数据必须通过D ? N0 ? N1 ? N2才能真正改变触发器内部状态，但即使如此，由于N1和N2间反相器环驱动能力不能确定，为保守起见，还需要加上N2 ? N1时间。此外考虑到接口处CK端时钟信号到C和CN的传播时延，如果C和CN的传播时延不一，可能导致传输门输出弱1或弱0情况，仍从保守情况出发取两者的较小值，另外还要算上传输门控制端栅到漏（源）的延迟。这样，该触发器建立时间Tsetup=TD-N0-N1-N2-N1－(min(TCK-C,TCK-CN)+Ttran)=(1+0.5＋1+1)- (min(2,2)+0.75)=0.75 ns 保持时间指的是在时钟信号到达CK端之后，D端需要等待多长时间，使得即使其数据变化也不影响触发器内部状态。反过来想，那什么情况下D端数据变化可能会影响内部状态呢？只有当前级传输门在完全关断之前，D端数据已经进入到N1，进而才有可能对内部状态产生影响。所以只需保证在前级传输门关断时变化的D端数据不进入N1即可。此外也要考虑到时钟信号的传播延迟，仍从保守情况出发取两者较大值，加上传输门控制端栅到漏（源）的延迟。这样，Thold=(max(TCK-C,TCK-CN)+Ttran)－TD-N0-N1＝(max(2,2)+0.75)-(1+0.5) =1.25ns。 CK?Q时间指的是时钟触发沿到来之后Q端输出新的触发器状态所需的时间。只有当后级传输门打开后，Q端才有可能与触发器内部状态相符，也就是C=1?0（CN=0?1）时钟下降沿时，这时候N2处的状态需要通过N2?N3?N4?Q，此时由于后级传输门出于打开状态，N3-N4处的反相器环一般不可能再破坏这个新状态。此外仍出于保守考虑时钟信号的传播延迟取较大值，并加上传输门控制端栅到漏（源）的延迟。这样，该触发器CK?Q时间TCK-Q=(max(TCK-C,TCK-CN)+Ttran) +TN2-N3-N4-Q=(max(2,2)+0.75)+(0.5+1+1) =5.25ns 解： 先不考虑preset和reset信号的影响，即preset=1且reset=1，分析如下： 1. 当C信号发生1→0的变化时，2单元和3单元强制输出{1,1},5单元和6单元的状态继续保持。 2. 当C信号发生0→1的变化时， 若D输入为0，4单元输出为1,1单元输出为0，使得2单元和3单元输出分别为1和0，进而5单元和6单元的Q和QN输出分别为0和1； 若D输入为1，4单元输出0，使得1单元输出为1，2单