集成电路VHDL课件 第(3)章.pptVIP

一般加法计数器设计 一般加法计数器设计 一般加法计数器设计 一般加法计数器设计 图5 例8的电路图 【例9】 ENTITY COMP_GOOD IS PORT(a1 : IN BIT; b1 : IN BIT; q1 : OUT BIT ); END ; ARCHITECTURE one OF COMP_GOOD IS BEGIN PROCESS (a1,b1) BEGIN IF a1 b1 THEN q1 = 1 ; ELSE q1 = 0 ; END IF; END PROCESS ; END ; 图6 例9的电路图 可以认为例8的原意是要设计一个纯组合电路的比较器．但是由于在条件语句中漏掉了给出当a1=b1时q1作何操作的表述，结果导致了一个不完整的条件语句，VHDL综合器将对例14的条件表述解释为：当条件a1=b1时对q1不作任何赋值操作，即在此情况下保持q1的原值，这意味着必须为q1配置一个寄存器，以便保存它的原值．图５所示的电路图即为例8的综合结果，不难发现综合器已为比较结果配置了一个寄存器．通常在仿真时，对这类电路的测试，很难发现在电路中已被插入了不必要