数字数时钟的VHDL设计方案.docVIP

数字系统设计与硬件描述语言 期末考试作业 学院：  题目： 信息学院  数字时钟的  VHDL设计 专业：  物联网工程 学号：  86 姓名：  赵洋 2013-11-06 选题设计描述 功能介绍 设计一台能显示时、分、秒的数字钟。 由时钟信号经分频产生秒脉冲； 计时计数器用 24 进制计时电路； 可手动校时，能分别进行时、分的校正； 具有整点报时功能。 算法简介 设计原理 时显示器 分显示器 秒显示器 时译码器 分译码器 秒译码器 时计数器 分计数器 报时 秒计数器 校时电路 1HZ 振荡器 分频器 图 1 数字钟的系统框图 该系统由振荡器、分频器、“时、分、秒”计数器、译码器及显示器、校时电路、整点报时电路等组成。振荡器和分频器产生整个系统的时基信号，它直接决定计时系统的精度。“秒计数器”采用六十进制计数器，每累计 60 秒向“分计数器”进位；“分计数器”采用六十进制计数器，每累计 60 分向“时计数器”进位；“时计数器”采用二十四进制计数器，按照“ 24 翻 1”规律计数。“时、分、秒”计数器的输出经译码器送显示器显示。校时电路用来当计时出现误差时对“时、分、秒”进行校对调整。 设计过程 1. 设计思路 60 时钟脉冲信号作为数字钟的时间基准，再经分频器输出标准秒脉冲。秒计数器计满 后向分计数器进位，分计数器计满 60 后向小时计数器进位，小时计数器是计满