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EDA竞赛培训提纲――新器件与工艺部分;第一部分：集成电路制造工艺流程;双极型集成电路工艺流程简介;;典型的双极型集成电路工艺流程简介;;;;;;;;;;;;CMOS集成电路工艺流程简介三种常见的CMOS结构;;CMOS集成电路工艺流程简介;;;;;;;;;E/D-NMOS工艺流程示意图;;;; 双极型与CMOS相兼容的集成电路工艺流程（BiCMOS）简介Si-BiCMOS，SiGe-BiCMOS;集成电路版图设计中需要引起注意的若干问题（抑制Latch-up效应问题、输入/输出的ESD防护问题、天线效应问题等）;;;;;第二部分：新型器件结构与制造技术;超高速与微波应用领域中的GaAs器件结构与工艺技术;四种常用的超高速GaAs电路结构; 肖特基二极管场效应晶体管逻辑（Schottky Diode FET Logic），其中第一级采用二极管实现逻辑“或”和电平移动的功能，第二级实现反相功能。;直接耦合场效应晶体管逻辑（Direct-Coupled FET Logic），图中所示为一个具有两个输入端的或非门电路。;源极耦合场效应晶体管逻辑（Source－Coupled FET Logic）;超高速与抗辐射应用领域中的SOI器件结构与工艺技术;适用于超深亚微米CMOS集成电路的FinFET器件结构与工艺技术； 适用于极低功耗CMOS集成电路的动态阈值（DTMOS）器件结构与工艺技术;第三部分：新材料、新结构和新原理在小尺寸器件中的应用简介 ;EEPROM（E2PROM，电可擦可编程只读存储器，Electrically Erasable Programmable Read Only Memory） （1）器件基本结构：采用双层多晶硅栅结构，其中下层多晶硅为浮栅，而上层多晶硅则为控制栅，通过电容耦合作用，将控制栅的外加电压耦合到浮栅上。 ;（2）工作原理分析： ·编程机制：如图所示，当在控制栅和漏端同时加高电压，而源极接地，则源区的电子将在沟道区横向电场的作用下向漏区加速运动，并获得较大的动能，从而成为热电子，其中部分热电子（幸运电子）将在栅极纵向电场的作用下越过硅－二氧化硅势垒到达浮栅，形成热电子注入电流。电子注入到浮栅之后，正常情况下无法流出，因此就停留在浮栅上，这样就使得器件的开启电压提高，相当于写入信息“1”； ·擦除机制：当把控制栅接地，而在漏端加高电压时，则可以使浮栅上的电子通过隧道穿透效应释放到漏???，从而使器件的开启电压恢复到原来较低的数值，相当于把存储单元中的内容擦除为“0”； ·这种结构通常需要在器件的漏端制作出专门的隧道氧化层，工艺上比较复杂。 ;ν-MOS（Neuron-MOS）简介 （1）器件基本结构： ;图中，φF是浮栅电势，V1、V2、…Vn是输入信号电压，C1、C2、…Cn是各个输入栅与浮栅之间的电容，C0是浮栅和衬底之间的电容，Q0、Q1、Q2、…Qn是在各个电容上储存的电量。 （2）工作原理分析：设QF等于浮栅上的净电荷量，那么 假设浮栅在工作中没有电荷注入，那么QF等于浮栅上的初始电荷量，在大多数情况下，为了简单，我们假设初始电荷为0。这样的假设并不妨碍后面的普遍性分析。衬底和源接地，即Vs＝V0＝0，所有的信号电压都相对于地，那么上式进一步简化为; 上式中， 从上式中可以看出φF是所有输入信号电压的加权求和，各个信号的权重由各自的耦合电容决定。求和过程是一种电压工作模式，除了充放电电流之外没有其它电流，因此功耗很低，这个特点在实现高密度集成时非常关键。 这里我们引入一个参数γ（浮栅增益因子），它的定义是 γVDD表示当所有的输入栅为VDD时，浮栅得到的最大电压。 ;（3）ν-MOS的基本应用 ·可变阈值电压晶体管： 设VTH*是从ν-MOS晶体管浮栅上看到的阈值电压，当φF VTH*时，该ν-MOS晶体管开启，即： 将上式改写成左边为V1的式子： ;如果我们把具有n个输入栅的ν-MOS晶体管看成是只有一个输入栅的MOSFET，例如其中第一个栅是真正的外部输入栅，而其他栅则用于控制该MOSFET的阈值电压，那么从第一个栅看到的该MOSFET的阈值电压是 很明显，VTH(1)是控制信号电压V2、V3、…Vn的函数。 ;·单管D/A转换器 由一个具有n个输入栅的n沟道ν-MOS晶体管和一个电阻R组成的源极跟随器如右图所示，如果电阻R远大于ν-MOS晶体管导通时的电阻，那么 ;如果阈值电压V*TH=0，那么VOUT=φF。这个电路的一个最大的用途是实现单管D/A转换器。将ν-MOS的耦合电容设计成Ci∝2i－1（i＝1, 2, 3,…, n）。则输出电压为 其中γ是浮栅增益因子，X1、X2、…Xn是二值数字信号，Vi＝XiVDD，Xi＝0或1。输出电压与一个由n位二值数字信