电子设计自动化(eda)期末考试试题及答案.pdfVIP

任 课 教研室 教学院长 教 师 主任签名 签名 成 绩 统 计 表 题号 一 二 三 四 五 六 七 八 合计 得分 阅卷人 考生姓名：____________ 学 号 ___________ 专业班级 一、判断题（10 分） （1）适配器的功能是将综合器产生的网表文件配置于指定的目标器件 中，产生最终的下载文件（ ） （2）硬IP 提供设计的最终阶段产品：掩模。（ ） （3）MAX7000 的一个LAB 由16 个宏单元的阵列组成。（） （4）FPGA 是基于查找表结构的器件。（ ） （5）在QUARTUS Ⅱ中，工作文件夹允许是根目录。( ) （6）STD_LOGIC 中，‘0’，‘1’，‘Z’, ‘W’可以综合。（ ） （7）在case 语句中允许有相同选择值的条件句出现。（ ） （8）在vhdl 中常量具有全局性。（ ） （9）在vhdl 中变量可在结构体和进程中定义和使用。（ ） （10）在进程中同一信号有多个赋值源，实际完成赋值的是最接近begin 的信号。（ ） 二、简答题（15 分） 1、简述fpga/cpld 的设计流程。（5 分） 2、在vhdl 中端口模式有那几种？并说明数据流动方向。（4 分） 3、简述一般状态机的结构及各部分的作用。（6 分） 三、改错；找到5处错误并改正（10分） LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY CNT4 IS PORT ( CLK : IN STD_LOGIC ; Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ) END ; ARCHITECTURE bhv OF CNT IS SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK THEN Q1 = Q1 + 1 ; END PROCESS ; Q = Q1 ; END bhv; 四、设计，要求写出完整的vhdl代码。（65分） 1、16位硬件加法器，要求有进位输入和进位输出。（15分） 2、七段数码管译码显示电路设计（数码管共阳极接法）（12分） 要求输入BCD码，输出驱动数码管显示0到9 3、十进制加法计数器，要求有复位功能。（13分） 4、上升沿触发的D触发器，要求用三种方式描述，实体可只写一个。（15 分） 5、有一自动售饮料机，每次可投入 5角或 1元硬币。投入 1元 5角后 自动给出1杯饮料；投入 2元，给出 1杯饮料并找出 5角硬币。每次给 出饮料后系统复位。用状态机完成此电路的vhdl设计。（10分） 一、判断题（10 分） （1）适配器的功能是将综合器产生的网表文件配置于指定的目标器件 中，产生最终的下载文件（ √ ） （2）硬 IP 提供设计的最终阶段产品：掩模。（ √ ） （3）MAX7000 的一个LAB 由 16 个宏单元的阵列组成。（√） （4）FPGA 是基于查找表结构的器件。（√） （5）在QUARTU Ⅱ中，工作文件夹允许是根目录。(× ) （6）STD_LOGIC 中，‘0’，‘1’，‘Z’, ‘W’可以综合。（×） （7）在case 语句中允许有相同选择值的条件句出现。（×） （8）在vhdl 中常量具有全局性。（ √ ） （9）在vhdl 中变量可在结构体和进程中定义和使用。（×） （10）在进程中同一信号有多个赋值源，实际完成赋值的是最接近 begin 的信号。（ √ ） 二、简答题（15 分） 1、简述 fpga/cpld 的设计流程。（5 分） 设计输入（1 分） HDL 综合（1 分） 布线布局（适配）（1 分） 仿真（1 分） 下载和硬件测试（1 分） 2、在 vhdl 中端口模式有那几种