fpga序列检测器设计方案.docxVIP

目录 1 摘要 1 2 设计步骤 1 划分状态 1 画出状态图 1 列出状态表 1 化简状态表 2 对状态进行编码并化简状态图 2 画出真值表 2 3用Quartusll进行软件仿真3 初步仿真 3 修改问题 4 4 心得体会 5 4.1 化简问题 5 4.波形输出问题 5 5 参考文献 5 1摘要 序列检测器多用于通信系统中对禁用码的检测，或者是对所需信号的提取，即一旦检测到 所需信号就输出高电平，这在数字通信领域有广泛的应运。本次课程设计是设计检测 110 码的序列检测器，并以此来描述序列检测器的设计过程和基于 FPGA的软件仿真。最后通 过Quartusll的波形输出对设计方案进行检测，经检测波形输出正确设计符合要求。 2设计步骤 2.1划分状态 对于110码可以划分为 S1, S2，S3,S4四种状态，分别是: S1:只有信号的输入状态 S2：检测到1个信号 S3：检测到连续的俩个信号 S4：检测到’110信号 2.2画出状态图 如图-1所示（A表示输入Z表示输出） 2.3列出状态表 现 态 (Sn) 次态（Sn+1） 现 态 (Sn) 次态（Sn+1） A=0 A=1 A=0 A=1 Ls1 S1/0 S2/0 S3 S4/1 S3/0 S2 S1/0 S3/0 S4 S1/0 S2/0 2.4化简状态表 将状态的次态变化以及输入输出完全相同的现态进行合并 入下表所示。