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DSP硬件设计的一些注意事项 数字信号处理芯片（DSP 具有高性能的 CPU（时钟性能超过 100MHZ和高速先进外围设备，通过 CMOSh理技术，DSP芯片的功 耗越来越低。这些巨大的进步增加了 DSP电路板设计的复杂性，并 且同简单的数字电路设计相比较，面临更多相似的问题。 以下是DSP硬件设计的一些注意事项，谨供参考。 时钟电路选择原则 系统中要求多个不同频率的时钟信号时，首选可编程时钟芯 片。 单一时钟信号时，选择晶体时钟电路。 多个同频时钟信号时，选择晶振。 尽量使用DSP片内的PLL，降低片外时钟频率，提高系统的 稳定性。 C6OO0 C5510 C5409A C5416 C5420 C5421 和 C5441 等 DSP片内无振荡电路，不能用晶体时钟电路。 VC5401 VC5402 VC5409和 F281x 等 DSP时钟信号的电平 为1.8V，建议采用晶体时钟电路 未用的输入/输出引脚的处理 未用的输入引脚不能悬空不接，而应将它们上拉活下拉为固 定的电平 1） 关键的控制输入引脚，女口 Ready、Hold等，应固定接为适当 的状态，Ready引脚应固定接为有效状态，Hold引脚应固定接为无 效状态 2） 无连接（NQ和保留（RSV引脚，NC引脚：除非特殊说 明，这些引脚悬空不接，RSV引脚：应根据数据手册具体决定接还 是不接 3）非关键的输入引脚，将它们上拉或