实验三：状态机实现序列检测器设计.docxVIP

《FPGA〉课程报告 设计题目： 状态机实现序列检测器设计 学生班级: 学生学号: 学生姓名： 指导教师: 时 间: 成 绩: 一、实验目的： 理解有限状态机的概念； 掌握有限状态机的状态图的画法及其含义 、实验原理: 本次实验的内容是：应用有限状态机设计思路，检测输入的串行 数据是否是”1100101 ”本次实验由顶层文件、串行检测、并行数据 转串行、数码管显示四个模块组成。 顶层模块 并疔旳侶敖捱孝行敎据并转串 2 串行检测— 并疔旳侶敖捱 孝行敎据 并转串 2 串行检测— 一数码管显 模块| l 模块 示模块 jL reset 并行数据转串行数据模块功能是：可以异步复位，可以在时钟控 制下，将并行输入数据 din[7:0]，按照 din[7]，din[6]，din[5]，din[4]， din[3]，din[2]，din[1]，din[0]的顺序输出至串行检测模块的输入端口 din。 串行检测模块： 输入信号：DIN-----1bit的串行输入数据 CLK-----同步输入时钟 CLR异步清零信号，当 CLR 异步清零信号，当CLR=1，系统输出置0, 否则，系统正常工作 输出信号：AB 4bits 数据，如果系统检测到“”这 8bit 的输入，AB=4 1010，否则,AB=4 1011. 三、实验过程： 1.首先建立一个新的工程，添加一个新的 Verilog Module文件，然 后写入并行数据转串行数据模块的代码，代码如下: if 21 radu-e lulie icK.. cllb. zes^t, 11* 47 always :c^ai state cr dmE or eLn ) 22 4S tegin 23 mp-jt elk; 49 case 21 ^npub[;D] 50 33 : 25 inrut r?s*T；r 51 din Q duiS[7]; 2C OMLpUt 11A； 52 atats = si； 27 53 eod pd □: 54 si : begin jjO - 3^000, 55 din v二 dijifi [6]; 30 31 - SDODIjh SE □ext; stat? - s2; 31 31 - 3rbCiaf 57 EOd 32 33 - 3-fiQlb 55 s2 : begin 33 旅三 3hinajH 霜 di =dijiE [5]; 34 aS - 3blOl. 35 jC - 3blia, □ext 3tate = 53； 61 esid 36 厂-3?1111: ￡2 S3 ; begin 37 38 re^ [2 iO] cur_3ca-e,n*xt. 63 din dinEH]; 39 □: eg din; 64 □ext_ ^5rate s4; 40 药 11 j S ■],■. aediiir elk 01 (jus=：lgs i 66 3^ ； begin 42 if 1 r* s b 67 din -dine [3]; 43 :ur_sza^E ■ 50； nexi szate = sE: 44 砖 end 葛 :nr sza-E Q rtxt st Ate; 70 aS :begin 71 dm ■ cinB [2J : 72 next tatc — $€7 73 and ?4 36 :eam 7S din - din9[1]； 7fi next stat皂 =s7; 77 snd 78 a7 : tjejm 79 din = dinB[0]; 80 n??xt:_state = 3d: 81 e^d 82 default : beg_n 33 din = 1lbQ; 靶 next SLace = sq； S5 end S6 87 end 8B enditcduLe  然后执行综合，确认无误后，新建一个 Test Bench WaveForm文 件，进行仿真，仿真图如下: uunm： ^riiMUTUvi TtfML iiH 9-HI- 200 PE 1 1 L II 1 1 H 9 1 1 ■! 7 W 444 ?ie QKJ ns W E 1 1 JI 1 1 1 1 [1 1 1 1 1 1 1 J 1 1 1 1 L」1 1. WO VW IZDOnn 14CU 1?W w 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1.1 j 1. 1 1 1 1 1. 1 1. 1 1 1 1 1 UDOm ZtHWnq lillll 1 L 1 1 a ；i TT LI LJ 血 Durrqm 0E 廿 - 1 ~j r 「Tn j [ n r ■?■■■■■?*!?■ ■■ ■■■■■ ■ VHI .-i