FPGA综合试验项目介绍电子科技大学.pptVIP

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  • 2020-12-11 发布于天津
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Schneider Electric 31 - ISC Marketing - 1/2010 31 模块设计 答题定时器 ? 模块计时启动信号 QZ ,来自编码锁存的抢中信号 ? 系统时钟 48MHz ? 计时 10 秒,输出数据数码管显示(共阳) Schneider Electric 32 - ISC Marketing - 1/2010 32 答提定时器内部流程 分 频 器 CLK 倒 计 数 器 1Hz Q(9 — 0) QZ SJD_D T 时间 到 抢 中 时间 数据 48MHz 七 段 译 码 器 SOUT(6:0) Schneider Electric 33 - ISC Marketing - 1/2010 33 模块设计 报警延迟器 ? 系统时钟 48MHz ? 报警源: start , qz , sjd_qd , sjd_dt 。 ? 报警输出 qz ,每个源触发低电平有效,持续 200ms Schneider Electric 34 - ISC Marketing - 1/2010 34 报 警 触 发 START QZ 抢 中 SJD_QD 抢答 时间到 B_ J 报警 输出 开 始 延 迟 计 时 器 SJD_DT 答题 时间到 CLK 系统时钟 48MHZ BJ 报警延迟器内部流程 1 Schneider Electric 35 - ISC

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