8英寸晶圆0.18微米逻辑制程工艺设计.docxVIP

? ?文章 ? ?文章 8英寸晶圆0.18微米逻辑制程工艺 晶圆(Wafei)的生产主要分为询中后段，询段主要是针对器件的生产工艺, 包括扩散、离了注入、微影、蚀刻、快速热处理、化学气相沉积等工艺。通常所 说的0.18微米足对于栅极的尺寸而言的，而器件主要是山场效应管(MOS),二 极管，三极管，电阻和电容等构成。 中段是从作为欧姆接触的硅化金属(Slicide)沉积到内层电介质ILD(Inter Layer Di electnc)沉枳的完成，这段主要L1的是形成电阻值较低的Salicick, U的是 便后面的连线对前面的器件的连接形成校低的走面接触电阻。LLD—个主要作用 是对前面器件的保护，便后面的布线匸艺和外界不会对器件的【「作性能形成干 扰，另一个作用就是运用其良好的填充性能有效地填补了栅极或电容在物理I?与 衬底之间的高度差，使后面的化学机械研磨CMP (ChemicalMechanical Polish) 工艺得以更好的发挥。 对于后段工艺的界定主要是从ILD之后的接触孔(Contact)到最后的保护层, 它起到了从器件的生产到打线(Bonding)之间的桥梁的作用，随着工艺的先进 桂度和电路的复杂程度不同，金属布线的层数也会越来越多，0.18微米逻辑产品 多采用4~6层的金属布线。 2.1双阱CMOS器件形成工艺流程 首先大概介绍硅片的准备，逻辑产品一般采用轻掺杂p型硅片，晶向为 104。在进入真正相关的器件形成工艺之前，还有一道我们称之为零层的工艺, 山于集成电路是山很多层电路車迭组成的，需要川到二十儿层掩模版，I大I此必须 保证每一层掩模版的光刻在机台里有可以作为对齐的基准。零层工艺会产生两个 对准结构，其在品圆上的位锂及结构如图2.1所示。品圆丽期准备工作完成后， 开始进入其止的器件形成工艺。 -1-Z -1 -Z Size Print AROOGn RrmfliK 朋昭 RIIUC rsmn 图2 -1晶圆零层标志位置及结构示怠图 2.1.1场区隔离及平坦化 0.18微卷逻辑产品采用的场区隔离为浅植隔离STI (ShallowTrench Isolation)。首先热氧化，形成缓冲层，从而减少下一步淀积氮化硅在硅表面造 成的压力，随后化学气相淀枳氮化硅，作为浅沟隔离的半坦化停止层。在进行第 一次光刻询，还要淀积一层氮氧化硅，其主要作用是降低氮化硅的反射率，在光 刻时有效控制关键尺寸。接下来以有源区AA (Active Area)的掩模版，通过光 刻把有源区的图案，转移到品圆上，接着以干式蚀刻把无光刻胶保护的氮氧化硅, 氮化硅及热氧化形成的缓冲层从晶片表而除去，形成隔离用的沟槽②，fem 2-2 所示。 在挖开隔离的沟椚之后，算是第一个阶段的匚作完成°接下来进行浅沟椚隔 离的第二个阶段，也是重头戏，即二氧化硅的沟填。在沟填之询，通常先把晶片 送入热炉管内，以奇温氧化的方式在沟渠的衣而上生氏成■层二氧化硅，并称之 为衬底氧化层(LmcrOxidc),如图2?3所示。这一步工艺的U的主要有两个： ?足修补因为T试蚀刻所造成的沟槽表面的损伤；二是借助硅的热氧化把沟槽上 端的角落「以圆化，我们称之为角缘圆化(ComerRounding)。 图2-3生氏衬底氧化层后ST1隔离示总图 完成沟槽衬底氧化层的成长之后，接下来进行沟椚的填充。这个步骤都是使 J1I化学气相淀积CVD( Ch emi cal V apor Deposition )来完成。对于0.18微米逻辑: 产品，我们釆用沟填能力良好的高密度等离子体HDP( High Density Plasma) C\^D 方法，通过沉积/蚀刻/沉积的原理完成沟槽的填充⑶。接着进行次高温回火的 处理，把CVD沉积的SiO?(二氧化硅〉的密度以及该沉积膜的质星提升，以易 于后续工艺的进行。 沟槽填充完毕后，不同的有源区之上会留有不同面积的SiO?,而面积越大, 趣不容易被后续的平坦化工艺硏磨掉，对「上述问题，主要增加-层掩模版工艺 流程，釆用蚀刻法来解决。其主日是，在有源区面积较大的地方，光刻工艺后会 被曝光显影而露出来，然后以蚀刻方式把大块的SiO2去除掉，示总图如24。而 后进行平坦化’平坦化制程会把氮化硅之上的Si6彻底的清除干净，否则会给 接下來的氮化硅的湿式清除带來很大麻烦。但是也不能为了把SiO?清除干净而 执行太久的过度硏磨，使氮化硅的厚度太低。此外，STI CMP常见的?些缺陷问 题，如造成氮化硅层的微细刮伤，及研磨液残留等⑷，也要小心的应付。 图2-4務增掩模层刻后示点閹 ? ?文章 ? ?文章 ?文章 ?文章 最后，采用湿式刻蚀，在不会对硅材质表面造成损伤的方式下，把构成硕式 罩幕层结构的氮化硅与热氧化牛?成的缓冲层SiCb予以清除【勻问，从而完成如图